JPS648387B2 - - Google Patents
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- JPS648387B2 JPS648387B2 JP58115885A JP11588583A JPS648387B2 JP S648387 B2 JPS648387 B2 JP S648387B2 JP 58115885 A JP58115885 A JP 58115885A JP 11588583 A JP11588583 A JP 11588583A JP S648387 B2 JPS648387 B2 JP S648387B2
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- processor
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- board
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- 230000004044 response Effects 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マルチプロセツサシステムに関し、
例えばパーソナルコンピユータ等に用いられ、異
種のプロセツサを各プロセツサのアーキテクチユ
アに依存することなく自由に切り換え使用ができ
るようにしたマルチプロセツサシステムに関す
る。
例えばパーソナルコンピユータ等に用いられ、異
種のプロセツサを各プロセツサのアーキテクチユ
アに依存することなく自由に切り換え使用ができ
るようにしたマルチプロセツサシステムに関す
る。
技術の背景
パーソナルコンピユータ等に用いられるマイク
ロプロセツサとしては各社で開発された種々のも
のがあり、またそれぞれのプロセツサに対応して
各種のソフトフエアが開発されている。しかしな
がら、これらのソフトフエアは相異なるプロセツ
サに対しては通常互換性がないものが多く、１台
のパーソナルコンピユータによつて相異なるプロ
セツサのために開発されたソフトフエアを利用で
きるようにするためには特別の工夫が要求され
る。
ロプロセツサとしては各社で開発された種々のも
のがあり、またそれぞれのプロセツサに対応して
各種のソフトフエアが開発されている。しかしな
がら、これらのソフトフエアは相異なるプロセツ
サに対しては通常互換性がないものが多く、１台
のパーソナルコンピユータによつて相異なるプロ
セツサのために開発されたソフトフエアを利用で
きるようにするためには特別の工夫が要求され
る。
従来技術と問題点
従来より、１台のパーソナルコンピユータ等に
おいてできるだけ多くのソフトウエアを利用でき
るようにするため、１台のパーソナルコンピユー
タに複数種類のプロセツサを搭載しこれらのプロ
セツサを切り換えて動作させることにより相異な
るプロセツサ用に開発されたソフトウエアを利用
できるようにしたものが知られている。例えば、
富士通社製のFM−８型パーソナルコンピユータ
においてはモトローラ社製の6809型プロセツサお
よびオプシヨンによりザイログ社製のZ80型プロ
セツサを切り換え使用できるようにされており、
また、米国アツプル社のアツプル型パーソナル
コンピユータにおいてはモステツク社製の6502型
プロセツサおよびオプシヨンによりザイログ社製
Z80型プロセツサを切り換えて使用できるように
されている。
おいてできるだけ多くのソフトウエアを利用でき
るようにするため、１台のパーソナルコンピユー
タに複数種類のプロセツサを搭載しこれらのプロ
セツサを切り換えて動作させることにより相異な
るプロセツサ用に開発されたソフトウエアを利用
できるようにしたものが知られている。例えば、
富士通社製のFM−８型パーソナルコンピユータ
においてはモトローラ社製の6809型プロセツサお
よびオプシヨンによりザイログ社製のZ80型プロ
セツサを切り換え使用できるようにされており、
また、米国アツプル社のアツプル型パーソナル
コンピユータにおいてはモステツク社製の6502型
プロセツサおよびオプシヨンによりザイログ社製
Z80型プロセツサを切り換えて使用できるように
されている。
しかしながら、前記従来形のコンピユータシス
テムにおいては、予め定められた特定のプロセツ
サ間においてのみ切り換え使用が可能であり、予
め定められたもの以外のプロセツサを切り換え使
用することはできず、従つて各プロセツサ用に開
発されたソフトウエアを最大限に利用することが
できないという不都合があつた。また、前記従来
形においては、メインプリント板にメインプロセ
ツサが固定的に取り付けられ、他の特定のプロセ
ツサを搭載したプリント板を該メインプリント板
にコネクタによつて接続するという構造を用いて
いたため、コンピユータシステムの種類に応じて
メインプロセツサが限定されメインプロセツサと
して任意のプロセツサを使用することが不可能で
あるという不都合もあつた。
テムにおいては、予め定められた特定のプロセツ
サ間においてのみ切り換え使用が可能であり、予
め定められたもの以外のプロセツサを切り換え使
用することはできず、従つて各プロセツサ用に開
発されたソフトウエアを最大限に利用することが
できないという不都合があつた。また、前記従来
形においては、メインプリント板にメインプロセ
ツサが固定的に取り付けられ、他の特定のプロセ
ツサを搭載したプリント板を該メインプリント板
にコネクタによつて接続するという構造を用いて
いたため、コンピユータシステムの種類に応じて
メインプロセツサが限定されメインプロセツサと
して任意のプロセツサを使用することが不可能で
あるという不都合もあつた。
発明の目的
本発明の目的は、前述の従来形における問題点
に鑑みマルチプロセツサシステムにおいて、共通
プリント板上に共通メモリおよび入出力インター
フエース回路等を搭載し、各プロセツサを搭載す
るCPUボードを複数個該共通プリント板にプラ
グイン型のコネクタ等によつて接続できるように
するという構想に基づき、任意の種類のプロセツ
サを各プロセツサのアーキテクチユアに依存する
ことなく自由に切り換え使用できるようにし、各
プロセツサのソフトウエアが最大限に活用できる
ようにすると共に、メインプロセツサとしても任
意のプロセツサが使用できるようにしてコンピユ
ータシステムがその使用分野に適した能力を有す
るように構成できるようにすることにある。
に鑑みマルチプロセツサシステムにおいて、共通
プリント板上に共通メモリおよび入出力インター
フエース回路等を搭載し、各プロセツサを搭載す
るCPUボードを複数個該共通プリント板にプラ
グイン型のコネクタ等によつて接続できるように
するという構想に基づき、任意の種類のプロセツ
サを各プロセツサのアーキテクチユアに依存する
ことなく自由に切り換え使用できるようにし、各
プロセツサのソフトウエアが最大限に活用できる
ようにすると共に、メインプロセツサとしても任
意のプロセツサが使用できるようにしてコンピユ
ータシステムがその使用分野に適した能力を有す
るように構成できるようにすることにある。
発明の構成
そしてこの目的は、本発明によればそれぞれ異
なる種類のマイクロプロセツサと、各マイクロプ
ロセツサからアクセス可能な制御レジスタと、該
マイクロプロセツサの切換えを制御する制御回路
と、各マイクロプロセツサに対して共通の周辺回
路とを有し、該制御回路はマイクロプロセツサが
動作又は停止状態にあることを示すステータス信
号を各マイクロプロセツサから受けると共に該制
御レジスタの出力を受け、動作中の一方のマイク
ロプロセツサによつて該制御レジスタの出力が変
更されると、該制御レジスタの出力と他方のマイ
クロプロセツサが停止状態であることを示すステ
ータス信号との一致に応答して該一方のマイクロ
プロセツサに対して停止要求信号を出力し、該一
方のマイクロプロセツサが停止したことを示すス
テータス信号と該制御レジスタの出力との一致に
応答して停止している他方のマイクロプロセツサ
に対する停止要求信号を解除し、前記各マイクロ
プロセツサの停止および作動の制御を非同期に行
う様に構成されていることを特徴とするマルチプ
ロセツサシステムを提供することによつて達成さ
れる。
なる種類のマイクロプロセツサと、各マイクロプ
ロセツサからアクセス可能な制御レジスタと、該
マイクロプロセツサの切換えを制御する制御回路
と、各マイクロプロセツサに対して共通の周辺回
路とを有し、該制御回路はマイクロプロセツサが
動作又は停止状態にあることを示すステータス信
号を各マイクロプロセツサから受けると共に該制
御レジスタの出力を受け、動作中の一方のマイク
ロプロセツサによつて該制御レジスタの出力が変
更されると、該制御レジスタの出力と他方のマイ
クロプロセツサが停止状態であることを示すステ
ータス信号との一致に応答して該一方のマイクロ
プロセツサに対して停止要求信号を出力し、該一
方のマイクロプロセツサが停止したことを示すス
テータス信号と該制御レジスタの出力との一致に
応答して停止している他方のマイクロプロセツサ
に対する停止要求信号を解除し、前記各マイクロ
プロセツサの停止および作動の制御を非同期に行
う様に構成されていることを特徴とするマルチプ
ロセツサシステムを提供することによつて達成さ
れる。
発明の実施例
以下図面により本発明の実施例を説明する。第
１図は本発明の１実施例に係わるマルチプロセツ
サシステムの概略の構成を示す。同図のシステム
は、メインボード１および該メインボード１にコ
ネクタ等によつて接続された２つのCPUボード
２および３等によつて構成される。メインボード
１内には、共通メモリ４、入出力インターフエー
ス回路５、共通レジスタを構成するフリツプフロ
ツプ６、アンドゲート７，８，９およびデコーダ
１０，１１等が配置されている。また、メインボ
ード１内にはアドレスバス１２、データバス１３
およびコントロールバス１４が設けられている。
１図は本発明の１実施例に係わるマルチプロセツ
サシステムの概略の構成を示す。同図のシステム
は、メインボード１および該メインボード１にコ
ネクタ等によつて接続された２つのCPUボード
２および３等によつて構成される。メインボード
１内には、共通メモリ４、入出力インターフエー
ス回路５、共通レジスタを構成するフリツプフロ
ツプ６、アンドゲート７，８，９およびデコーダ
１０，１１等が配置されている。また、メインボ
ード１内にはアドレスバス１２、データバス１３
およびコントロールバス１４が設けられている。
CPUボード２内には、第１のプロセツサ
（CPU−Ａ）１５フリツプフロツプ１６およびナ
ンドゲート１７等が設けられている。他のCPU
ボード３内にも第２のプロセツサ（CPU−Ｂ）
１８、フリツプフロツプ１９およびナンドゲート
２０等が設けられている。CPUボード２のプロ
セツサ１５およびCPUボード３のプロセツサ１
８はそれぞれメインボード１内のアドレスバス１
２、データバス１３およびコントロールバス１４
と接続されている。また、CPUボード２のフリ
ツプフロツプ１６の入力は信号線２１によつてメ
インボード１のアンドゲート７の出力に接続さ
れ、CPUボード２のナンドゲート１７の出力は
信号線２２によつてメインボード１内のアンドゲ
ート９の否定入力端子に接続されている。同様に
して、CPUボード３のフリツプフロツプ１９の
入力は信号線２３を介してメインボード１内のア
ンドゲート９の出力に接続され、CPUボード３
のナンドゲート２０の出力は信号線２４によつて
メインボード１内のアンドゲート７の否定入力端
子に接続されている。各CPUボード２および３
内のプロセツサ１５および１８の間の切り換え接
続はこれらの４本の信号線２１，２２，２３，２
４を用いることによつて行なわれる。また、メイ
ンボード１内のフリツプフロツプ６は、各CPU
ボード２および３のプロセツサ１５および１８か
らアクセスしてデータをセツトすることが可能で
ある。フリツプフロツプ６は各プロセツサ１５お
よび１８から交互にアクセス可能とするために１
つの番地、例えば＄FDo５が与えられている。各
プロセツサ１５および１８からこのフリツプフロ
ツプ６にデータ書き込みを行なう場合は、アドレ
スバス１２に該アドレス＄FDo５を表わすアドレ
スデータを送出しかつデータバス１３に書き込み
データを送出することによつて行なうことができ
る。アドレスバス１２に送出されたアドレスデー
タはデデコーダ１０により解読され、コントロー
ルバス１４からの制御信号によつて開かれるアン
ドゲート８を介してフリツプフロツプ６のクロツ
ク入力端子Ｃに印加される。またデータバス１３
に送出されたデータの内最下位ビツトが該フリツ
プフロツプ６のデータ入力端子Ｄに入力されてい
る。このような構成により、各プロセツサ１５お
よび１８から前記アドレス＄FDo５を指定するこ
とにより相互に該フリツプフロツプ６に書き込み
を行なうことができる。
（CPU−Ａ）１５フリツプフロツプ１６およびナ
ンドゲート１７等が設けられている。他のCPU
ボード３内にも第２のプロセツサ（CPU−Ｂ）
１８、フリツプフロツプ１９およびナンドゲート
２０等が設けられている。CPUボード２のプロ
セツサ１５およびCPUボード３のプロセツサ１
８はそれぞれメインボード１内のアドレスバス１
２、データバス１３およびコントロールバス１４
と接続されている。また、CPUボード２のフリ
ツプフロツプ１６の入力は信号線２１によつてメ
インボード１のアンドゲート７の出力に接続さ
れ、CPUボード２のナンドゲート１７の出力は
信号線２２によつてメインボード１内のアンドゲ
ート９の否定入力端子に接続されている。同様に
して、CPUボード３のフリツプフロツプ１９の
入力は信号線２３を介してメインボード１内のア
ンドゲート９の出力に接続され、CPUボード３
のナンドゲート２０の出力は信号線２４によつて
メインボード１内のアンドゲート７の否定入力端
子に接続されている。各CPUボード２および３
内のプロセツサ１５および１８の間の切り換え接
続はこれらの４本の信号線２１，２２，２３，２
４を用いることによつて行なわれる。また、メイ
ンボード１内のフリツプフロツプ６は、各CPU
ボード２および３のプロセツサ１５および１８か
らアクセスしてデータをセツトすることが可能で
ある。フリツプフロツプ６は各プロセツサ１５お
よび１８から交互にアクセス可能とするために１
つの番地、例えば＄FDo５が与えられている。各
プロセツサ１５および１８からこのフリツプフロ
ツプ６にデータ書き込みを行なう場合は、アドレ
スバス１２に該アドレス＄FDo５を表わすアドレ
スデータを送出しかつデータバス１３に書き込み
データを送出することによつて行なうことができ
る。アドレスバス１２に送出されたアドレスデー
タはデデコーダ１０により解読され、コントロー
ルバス１４からの制御信号によつて開かれるアン
ドゲート８を介してフリツプフロツプ６のクロツ
ク入力端子Ｃに印加される。またデータバス１３
に送出されたデータの内最下位ビツトが該フリツ
プフロツプ６のデータ入力端子Ｄに入力されてい
る。このような構成により、各プロセツサ１５お
よび１８から前記アドレス＄FDo５を指定するこ
とにより相互に該フリツプフロツプ６に書き込み
を行なうことができる。
第２図を参照して第１図のシステムの動作を説
明する。メインボード１のフリツプフロツプ６に
印加されるリセツト信号＊RSTが低レベルに変
化すると（ここで＊は否定論理を表わす）、該フ
リツプフロツプ６のリセツトが有効になり、その
出力Ｑが低レベル、出力が高レベルとなる。こ
れにより、アンドゲート９の出力すなわちホール
ト要求信号＊HREQ−Ｂが低レベルとなり、
CPUボード３内のフリツプフロツプ１９の出力
Ｑが低レベルとされ、プロセツサ１８のホールト
信号端子が低レベルとなつて該プロセツサ１８が
停止状態となる。プロセツサ１８が停止状態とな
るとステータス信号が高レベルとなりかつフリツ
プフロツプ１９の出力が高レベルとなるからナ
ンドゲート２０の出力すなわち信号線２４のレベ
ルが低レベルとなる。これによりアンドゲート７
の出力は高レベルとなり、CPUボート２にはホ
ールト要求信号は入力されないのでプロセツサ１
５が動作状態となる。そして、プロセツサ１５か
ら必要に応じてアドレス信号、データ信号、およ
び基本制御信号である＊EB，＊QBおよびリード
ライト制御信号RWB等がメインボード１に入力
される。すなわち、システムのリスタート後はま
ずプロセツサ１５が動作しプロセツサ１８が停止
状態となる。
明する。メインボード１のフリツプフロツプ６に
印加されるリセツト信号＊RSTが低レベルに変
化すると（ここで＊は否定論理を表わす）、該フ
リツプフロツプ６のリセツトが有効になり、その
出力Ｑが低レベル、出力が高レベルとなる。こ
れにより、アンドゲート９の出力すなわちホール
ト要求信号＊HREQ−Ｂが低レベルとなり、
CPUボード３内のフリツプフロツプ１９の出力
Ｑが低レベルとされ、プロセツサ１８のホールト
信号端子が低レベルとなつて該プロセツサ１８が
停止状態となる。プロセツサ１８が停止状態とな
るとステータス信号が高レベルとなりかつフリツ
プフロツプ１９の出力が高レベルとなるからナ
ンドゲート２０の出力すなわち信号線２４のレベ
ルが低レベルとなる。これによりアンドゲート７
の出力は高レベルとなり、CPUボート２にはホ
ールト要求信号は入力されないのでプロセツサ１
５が動作状態となる。そして、プロセツサ１５か
ら必要に応じてアドレス信号、データ信号、およ
び基本制御信号である＊EB，＊QBおよびリード
ライト制御信号RWB等がメインボード１に入力
される。すなわち、システムのリスタート後はま
ずプロセツサ１５が動作しプロセツサ１８が停止
状態となる。
このようにして、プロセツサ１５が動作してい
る時に、プロセツサ１５からプロセツサ１８に動
作を切り換えるためには、プロセツサ１５からア
ドレス＄FDo５にデータ“01”を書き込む。これ
により、メインボード１内のフリツプフロツプ６
がセツトされその出力Ｑが高レベル、が低レベ
ルとなる。したがつて、ナンドゲート７の出力が
低レベルとなりCPUボード２のフリツプフロツ
プ１６にホールト要求信号＊HREQ−Ａが入力
される。これにより、フリツプフロツプ１６の出
力Ｑが低レベル、が高レベルとなり、プロセツ
サ１５が自分自身をホールトする。プロセツサ１
５がホールトすると、すなわち停止状態となる
と、そのステータス信号が高レベルとなるからナ
ンドゲート１７の出力が低レベルとなりホールト
アクノレージ信号＊HACK−Ａがメインボード
１に返送される。この結果、アンドゲート９の出
力が高レベルとなりCPUボード３に入力されて
いたホールト要求信号＊HREQ−Ｂが高レベル
とされ、フリツプフロツプ１９の出力が高レベル
となりプロセツサ１８のホールトが解除される。
これにより、プロセツサ１８が動作し、該プロセ
ツサ１８からメインボード１にアドレス信号、デ
ータ信号、および前述の各制御信号＊EB，＊
QB，＊RWB等が転送される。なお、各CPUボ
ード２および３のフリツプフロツプ１６および１
９にそれぞれに印加されている内部クロツク
CKAおよびCKBは、ホールト要求信号が入力さ
れた時等にフリツプフロツプ１６および１９をそ
れぞれのCPUボード内のタイミングでセツトま
たはリセツトして各CPUボード間の動作タイミ
ングの調整を行なうものである。
る時に、プロセツサ１５からプロセツサ１８に動
作を切り換えるためには、プロセツサ１５からア
ドレス＄FDo５にデータ“01”を書き込む。これ
により、メインボード１内のフリツプフロツプ６
がセツトされその出力Ｑが高レベル、が低レベ
ルとなる。したがつて、ナンドゲート７の出力が
低レベルとなりCPUボード２のフリツプフロツ
プ１６にホールト要求信号＊HREQ−Ａが入力
される。これにより、フリツプフロツプ１６の出
力Ｑが低レベル、が高レベルとなり、プロセツ
サ１５が自分自身をホールトする。プロセツサ１
５がホールトすると、すなわち停止状態となる
と、そのステータス信号が高レベルとなるからナ
ンドゲート１７の出力が低レベルとなりホールト
アクノレージ信号＊HACK−Ａがメインボード
１に返送される。この結果、アンドゲート９の出
力が高レベルとなりCPUボード３に入力されて
いたホールト要求信号＊HREQ−Ｂが高レベル
とされ、フリツプフロツプ１９の出力が高レベル
となりプロセツサ１８のホールトが解除される。
これにより、プロセツサ１８が動作し、該プロセ
ツサ１８からメインボード１にアドレス信号、デ
ータ信号、および前述の各制御信号＊EB，＊
QB，＊RWB等が転送される。なお、各CPUボ
ード２および３のフリツプフロツプ１６および１
９にそれぞれに印加されている内部クロツク
CKAおよびCKBは、ホールト要求信号が入力さ
れた時等にフリツプフロツプ１６および１９をそ
れぞれのCPUボード内のタイミングでセツトま
たはリセツトして各CPUボード間の動作タイミ
ングの調整を行なうものである。
なお、CPU−Ａがアドレス＄FDo５に“01”
を書き込んだ場合にもCPU−Ａは即座には停止
せず、例えば現在実行中の命令の実行が終了した
時点で停止する。すなわち、第２図に示すように
CPU−Ａが停止するまでには不定区間T1が必要
とされる。また、CPU−Ｂとしても停止状態か
ら動作状態になるまでに不定区間T2を必要とす
るモードも考えられるから、CPU−Ａがアドレ
ス＄FDo５にデータ“01”を書き込んだ直後から
CPU−Ｂが完全に動作状態になるまではメモリ
および入出力装置の制御信号＊EB，＊QB，
RWB等をデイスエーブルすなわち高レベルの状
態にしておく必要がある。ただし、例外として例
えば8088型あるいは8086型のようなパイプライン
制御をするプロセツサでは前記アドレス＄FDo５
に例えばデータ“01”をふき込んだ後直ちに制御
信号＊EB，＊QB，RWB等をデイスエーブルに
すると不都合を生ずる場合がありうる。したがつ
てこのようなプロセツサを用いる場合には該当
CPUボード内に制御回路を設け、制御信号＊
EB，＊QB，RWB等を直ちにデイスエーブルし
ないように制御する必要がある。
を書き込んだ場合にもCPU−Ａは即座には停止
せず、例えば現在実行中の命令の実行が終了した
時点で停止する。すなわち、第２図に示すように
CPU−Ａが停止するまでには不定区間T1が必要
とされる。また、CPU−Ｂとしても停止状態か
ら動作状態になるまでに不定区間T2を必要とす
るモードも考えられるから、CPU−Ａがアドレ
ス＄FDo５にデータ“01”を書き込んだ直後から
CPU−Ｂが完全に動作状態になるまではメモリ
および入出力装置の制御信号＊EB，＊QB，
RWB等をデイスエーブルすなわち高レベルの状
態にしておく必要がある。ただし、例外として例
えば8088型あるいは8086型のようなパイプライン
制御をするプロセツサでは前記アドレス＄FDo５
に例えばデータ“01”をふき込んだ後直ちに制御
信号＊EB，＊QB，RWB等をデイスエーブルに
すると不都合を生ずる場合がありうる。したがつ
てこのようなプロセツサを用いる場合には該当
CPUボード内に制御回路を設け、制御信号＊
EB，＊QB，RWB等を直ちにデイスエーブルし
ないように制御する必要がある。
このようにして、CPU−Ｂが動作しCPU−Ａ
が停止している状態で再びCPU−Ｂを停止させ
CPU−Ａを動作させるためには、CPU−Ｂから
前記アドレス＄FDo５にデータ“00”を書き込
む。アドレス＄FDo５にデータ“00”が書き込ま
れると、メインボード１内のフリツプフロツプ６
がリセツトされたのと同じ状態となり、その出力
Ｑが低レベル、が高レベルとなる。したがつ
て、前述と同様にしてCPUボード３にホールト
要求信号が入力されCPU−Ｂが停止状態となり
CPU−Ａが動作状態となる。この場合の動作は
当初に説明したフリツプフロツプ６のリセツトが
解除された時の動作と同じであるから詳細な説明
を省略する。なお、第１図において、デコーダ１
１はアドレスバス１２に送出されるアドレスデー
タの上位ビツトをデコードして選択されたメモリ
チツプ４のチツプセレクト端子CSにチツプセレ
クト信号を印加するために用いられる。また、ア
ドレスバス１２に送出されるアドレスデータのう
ちの下位ビツトは各メモリチツプ４に入力され該
メモリチツプ内でのアドレスを指定するために用
いられる。
が停止している状態で再びCPU−Ｂを停止させ
CPU−Ａを動作させるためには、CPU−Ｂから
前記アドレス＄FDo５にデータ“00”を書き込
む。アドレス＄FDo５にデータ“00”が書き込ま
れると、メインボード１内のフリツプフロツプ６
がリセツトされたのと同じ状態となり、その出力
Ｑが低レベル、が高レベルとなる。したがつ
て、前述と同様にしてCPUボード３にホールト
要求信号が入力されCPU−Ｂが停止状態となり
CPU−Ａが動作状態となる。この場合の動作は
当初に説明したフリツプフロツプ６のリセツトが
解除された時の動作と同じであるから詳細な説明
を省略する。なお、第１図において、デコーダ１
１はアドレスバス１２に送出されるアドレスデー
タの上位ビツトをデコードして選択されたメモリ
チツプ４のチツプセレクト端子CSにチツプセレ
クト信号を印加するために用いられる。また、ア
ドレスバス１２に送出されるアドレスデータのう
ちの下位ビツトは各メモリチツプ４に入力され該
メモリチツプ内でのアドレスを指定するために用
いられる。
第３図は、本発明の１実施例に係わるマルチプ
ロセツサシステムの具体的な実装構造を示す。同
図に示すように、メインボード１上には共通メモ
リ４および入出力インタフエース回路５の他にコ
ネクタ２５，２６，２７等が配置されている。コ
ネクタ２５および２６にはそれぞれCPUボード
２および３が接続されている。コネクタ２７は例
えばフロツピーデイスクあるいはデイスプレイ装
置等の周辺装置のインターフエース回路等を追加
するために設けられている。各CPUボード２お
よび３が接続されたコネクタ２５および２６等は
メインボード１上に設けられた共通メモリ４およ
び入出力回路５等と接続されたバスラインに接続
されている。該バスラインとしては前述のように
アドレスバス１２、データバス１３、コントロー
ルバス１４およびCPUボード２および３に搭載
されたプロセツサの切り換えを行なうための信号
線２１，２２，２３，２４等がある。このような
構成において、コネクタ２５および２６に接続さ
れたCPUボード２および３は任意のプロセツサ
を含むCPUボードに差し換え可能であり、これ
らの任意のプロセツサを含むCPUボードの動作
の切り換えを前記信号線２１，２２，２３，２４
を用いることにより容易に行なうことができる。
また各バスラインを16bitCPUが使用できる様に
しておいて、8bitCPUと16bitCPUを混在して使
用することもできる。
ロセツサシステムの具体的な実装構造を示す。同
図に示すように、メインボード１上には共通メモ
リ４および入出力インタフエース回路５の他にコ
ネクタ２５，２６，２７等が配置されている。コ
ネクタ２５および２６にはそれぞれCPUボード
２および３が接続されている。コネクタ２７は例
えばフロツピーデイスクあるいはデイスプレイ装
置等の周辺装置のインターフエース回路等を追加
するために設けられている。各CPUボード２お
よび３が接続されたコネクタ２５および２６等は
メインボード１上に設けられた共通メモリ４およ
び入出力回路５等と接続されたバスラインに接続
されている。該バスラインとしては前述のように
アドレスバス１２、データバス１３、コントロー
ルバス１４およびCPUボード２および３に搭載
されたプロセツサの切り換えを行なうための信号
線２１，２２，２３，２４等がある。このような
構成において、コネクタ２５および２６に接続さ
れたCPUボード２および３は任意のプロセツサ
を含むCPUボードに差し換え可能であり、これ
らの任意のプロセツサを含むCPUボードの動作
の切り換えを前記信号線２１，２２，２３，２４
を用いることにより容易に行なうことができる。
また各バスラインを16bitCPUが使用できる様に
しておいて、8bitCPUと16bitCPUを混在して使
用することもできる。
発明の効果
このように、本発明によれば、メインボードに
任意の種類のプロセツサを含む複数のCPUボー
ドを接続し、各CPUボードの動作の切り換えを
少数の信号線によつて行なうことが可能になるか
ら、パーソナルコンピユータ等において各プロセ
ツサに対して開発されているソフトウエアを充分
に活用することが可能になる。また、各CPUボ
ードの動作の切り換えが少数の信号線によつて行
なわれるから、システムの構成が簡単になり信頼
性が向上する。
任意の種類のプロセツサを含む複数のCPUボー
ドを接続し、各CPUボードの動作の切り換えを
少数の信号線によつて行なうことが可能になるか
ら、パーソナルコンピユータ等において各プロセ
ツサに対して開発されているソフトウエアを充分
に活用することが可能になる。また、各CPUボ
ードの動作の切り換えが少数の信号線によつて行
なわれるから、システムの構成が簡単になり信頼
性が向上する。
第１図は本発明の１実施例に係わるマルチプロ
セツサシステムの構成を示すブロツク回路図、第
２図は第１図のシステムの動作を説明するための
タイムチヤート、そして第３図は第１図のシステ
ムの具体的な実装構造を示す斜視図である。 １……メインボード、２，３……CPUボード、
４……共通メモリ、５……入出力インタフエース
回路、６……共通レジスタ、７，８，９……アン
ドゲート、１０，１１……デコーダ、１２……ア
ドレスバス、１３……データバス、１４……コン
トロールバス、１５，１８……プロセツサ、１
６，１９……フリツプフロツプ、１７，２０……
ナンドゲート、２１，２２，２３，２４……信号
線、２５，２６，２７……コネクタ。
セツサシステムの構成を示すブロツク回路図、第
２図は第１図のシステムの動作を説明するための
タイムチヤート、そして第３図は第１図のシステ
ムの具体的な実装構造を示す斜視図である。 １……メインボード、２，３……CPUボード、
４……共通メモリ、５……入出力インタフエース
回路、６……共通レジスタ、７，８，９……アン
ドゲート、１０，１１……デコーダ、１２……ア
ドレスバス、１３……データバス、１４……コン
トロールバス、１５，１８……プロセツサ、１
６，１９……フリツプフロツプ、１７，２０……
ナンドゲート、２１，２２，２３，２４……信号
線、２５，２６，２７……コネクタ。
Claims (1)
- １ それぞれ異なる種類のマイクロプロセツサ
と、各マイクロプロセツサからアクセス可能な制
御レジスタと、該マイクロプロセツサの切換えを
制御する制御回路と、各マイクロプロセツサに対
して共通の周辺回路とを有し、該制御回路はマイ
クロプロセツサが動作又は停止状態にあることを
示すステータス信号を各マイクロプロセツサから
受けると共に該制御レジスタの出力を受け、動作
中の一方のマイクロプロセツサによつて該制御レ
ジスタの出力が変更されると、該制御レジスタの
出力と他方のマイクロプロセツサが停止状態であ
ることを示すステータス信号との一致に応答して
該一方のマイクロプロセツサに対して停止要求信
号を出力し、該一方のマイクロプロセツサが停止
したことを示すステータス信号と該制御レジスタ
の出力との一致に応答して停止している他方のマ
イクロプロセツサに対する停止要求信号を解除
し、前記各マイクロプロセツサの停止および作動
の制御を非同期に行う様に構成されていることを
特徴とするマルチプロセツサシステム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115885A JPS608972A (ja) | 1983-06-29 | 1983-06-29 | マルチプロセツサシステム |
| DE8484304146T DE3483029D1 (de) | 1983-06-29 | 1984-06-19 | Multiprozessor-system. |
| EP84304146A EP0130733B1 (en) | 1983-06-29 | 1984-06-19 | Multiprocessor system |
| US06/622,455 US4716526A (en) | 1983-06-29 | 1984-06-20 | Multiprocessor system |
| KR1019840003581A KR890002330B1 (ko) | 1983-06-29 | 1984-06-25 | 멀티프로세서 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115885A JPS608972A (ja) | 1983-06-29 | 1983-06-29 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608972A JPS608972A (ja) | 1985-01-17 |
| JPS648387B2 true JPS648387B2 (ja) | 1989-02-14 |
Family
ID=14673589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115885A Granted JPS608972A (ja) | 1983-06-29 | 1983-06-29 | マルチプロセツサシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716526A (ja) |
| EP (1) | EP0130733B1 (ja) |
| JP (1) | JPS608972A (ja) |
| KR (1) | KR890002330B1 (ja) |
| DE (1) | DE3483029D1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168258A (ja) * | 1986-01-20 | 1987-07-24 | Victor Co Of Japan Ltd | Ｃｐｕ切換回路 |
| US4920481A (en) * | 1986-04-28 | 1990-04-24 | Xerox Corporation | Emulation with display update trapping |
| US5088033A (en) * | 1986-04-28 | 1992-02-11 | Xerox Corporation | Data processing system emulation in a window with a coprocessor and I/O emulation |
| US5297272A (en) * | 1989-08-02 | 1994-03-22 | Advanced Logic Research, Inc. | Apparatus for automatically disabling and isolating a computer's original processor upon installation of a processor upgrade card |
| US5201055A (en) * | 1989-11-03 | 1993-04-06 | Compaq Computer Corporation | Multiprocessing system includes interprocessor encoding and decoding logic used for communication between two cards through reduced addressing lines |
| JP3118266B2 (ja) * | 1990-03-06 | 2000-12-18 | ゼロックス コーポレイション | 同期セグメントバスとバス通信方法 |
| US5261114A (en) * | 1990-11-09 | 1993-11-09 | Ast Research, Inc. | Method and apparatus for providing down-loaded instructions for execution by a peripheral controller |
| US5280283A (en) * | 1990-11-09 | 1994-01-18 | Ast Research, Inc. | Memory mapped keyboard controller |
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| EP0510241A3 (en) * | 1991-04-22 | 1993-01-13 | Acer Incorporated | Upgradeable/downgradeable computer |
| US5551012A (en) * | 1991-04-22 | 1996-08-27 | Acer Incorporated | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip |
| EP0529142A1 (en) * | 1991-08-30 | 1993-03-03 | Acer Incorporated | Upgradeable/downgradeable computers |
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| US6513057B1 (en) | 1996-10-28 | 2003-01-28 | Unisys Corporation | Heterogeneous symmetric multi-processing system |
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| EP1102162A4 (en) * | 1998-04-01 | 2007-11-21 | Omron Tateisi Electronics Co | DATA PROCESSING UNIT AND IMAGE PROCESSING UNIT |
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| US20040123070A1 (en) * | 2002-12-23 | 2004-06-24 | Shidla Dale J. | Automatic detection of different microprocessor architectures |
| JP2005235043A (ja) * | 2004-02-23 | 2005-09-02 | Fujitsu Ltd | 情報処理装置及び方法 |
| CN100595715C (zh) * | 2007-08-30 | 2010-03-24 | 英业达股份有限公司 | 信号处理电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4420806A (en) * | 1981-01-15 | 1983-12-13 | Harris Corporation | Interrupt coupling and monitoring system |
| US4547849A (en) * | 1981-12-09 | 1985-10-15 | Glenn Louie | Interface between a microprocessor and a coprocessor |
| JPS58205272A (ja) * | 1982-05-25 | 1983-11-30 | Kokusai Electric Co Ltd | 機能の異る２台のコンピユ−タの交互運転装置 |
| US4590556A (en) * | 1983-01-17 | 1986-05-20 | Tandy Corporation | Co-processor combination |
| US4591975A (en) * | 1983-07-18 | 1986-05-27 | Data General Corporation | Data processing system having dual processors |
-
1983
- 1983-06-29 JP JP58115885A patent/JPS608972A/ja active Granted
-
1984
- 1984-06-19 DE DE8484304146T patent/DE3483029D1/de not_active Expired - Lifetime
- 1984-06-19 EP EP84304146A patent/EP0130733B1/en not_active Expired
- 1984-06-20 US US06/622,455 patent/US4716526A/en not_active Expired - Lifetime
- 1984-06-25 KR KR1019840003581A patent/KR890002330B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130733A3 (en) | 1987-07-22 |
| EP0130733A2 (en) | 1985-01-09 |
| US4716526A (en) | 1987-12-29 |
| JPS608972A (ja) | 1985-01-17 |
| DE3483029D1 (de) | 1990-09-27 |
| EP0130733B1 (en) | 1990-08-22 |
| KR890002330B1 (ko) | 1989-06-30 |
| KR850000718A (ko) | 1985-02-28 |
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