JP3105223B2 - マイクロコンピュータ，マイクロプロセッサおよびコア・プロセッサ集積回路用デバッグ周辺装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、開発システム用ツールに関し、更に詳しく
は、開発システムのサポートを行うための標準デバッグ
用周辺装置に関する。

（従来の技術） 今日の高性能マイクロプロセッサおよびマイクロコン
ピュータは、これらの精巧な集積回路をデバッグするた
めに使用する開発システム用ツールをますます必要とし
ている。更に、標準およびカスタム／コア・マイクロコ
ンピュータ（MCU）の設計が多様化するにしたがって、
開発システム用ツールの設計を基本的に変更することが
必要になっている。開発システムの技術は、最高33MHz
のクロック速度で動作するように設計された新しいマイ
クロプロセッサ（MPU）によって、限界に達している。
一方、中央演算装置（CPU）の設計をMCUのプロセッサ・
コアに広範囲に使用されることによって、開発システム
用ツールの設計に制約が課せられている。これらの標準
およびカスタム／コアMCUの設計サイクルが短くなるに
したがって、これと同時に開発システム用ツールを使用
することができるかどうかがますます疑問になってきて
いる。その結果、市場に投入される種々のマイクロプロ
セッサおよびマイクロコンピュータをサポートする高性
能の開発システム用ツールがタイミングよく入手できる
かどうかが問題の一つである。

（発明が解決しようとする課題） 開発システムをサポートするための伝統的な設計アプ
ローチは、MCUおよびMPUの試作ソフトウェア／ハードウ
ェアをデバッグするためのインサーキット・エミュレー
タに頼っている。一般的に、ソフトウェアの設計者は、
インサーキット・エミュレータによって種々の間隔でプ
ログラムの実行を停止し、内部レジスタ，メモリ・ロケ
ーション等の内容を検討することによって、ソフトウェ
アの実行をトレースすることができる。幾つかの設計の
場合、インサーキット・エミュレータはフォアグラウン
ドおよびバックグラウンドのモードで動作し、これによ
って、エミュレータはアプリケーション・プログラム
（ノンエミュレーション）をフォアグラウンド・モード
で処理し、デバッグ用プログラム（エミュレーション）
をバックグラウンド・モードで処理する。したがって、
インサーキット・エミュレータは、ユーザ・プログラム
の実行およびデバッグの期間中、フォアグラウンド・メ
モリ・スペースとバックグラウンド・メモリ・スペース
の間でバンクを切替え、したがって、MCUは拡張モード
で動作しなければならず、外部バスのインターフェース
のために失われるI/Oポートを再構築する必要がある。
一般的に、フォアグラウンド（ユーザ）のメモリ・バン
クとバックグラウンド（デバック）のメモリバンクの間
でスイッチを前後に切替える場合、拡張モードでMCUの
動作を行うために相当量の外部バッファ回路が必要であ
る。このようにバッファ回路を追加すると、しばしばエ
ミュレータの性能が低下し、したがって、リアルタイム
で回路のエミュレーションを行うことが妨げられる。フ
ォアグラウンドおよびバックグラウンド・メモリ・バン
クの切替えを実行するには相当量の外部回路が必要であ
るので、小形のドーター・ボード・プローブ（daughter
−board probe;簡単なバッファ回路やプローブあるいは
クランプ等を有する小形の基板であるドーター・ボート
をチップに接続するためのプローブ。）ではなくてエミ
ュレータ・ポッド（pod）が使用される。その結果生じ
るエミュレータ・ポッドの設計は、時間がかかると共
に，開発システムに対するエンジニアリング経費が必要
であるため、コストが高くなる。

従来技術の場合、システムの設計者は，必要となる外
部回路の量を少なくしようと努力して、ポート・リプレ
ースメント・デバイス（port−replacement device;ポ
ートを他の機能、例えばデータ、アドレス等の出力に置
き換えたデバイス。）すなわちボンド・アウト・デバイ
ス（bond out device）を採用した。ポート・リプレー
スメント、すなわちボンド・アウト・デバイスを使用す
る場合の第１の欠点は、設計と保守の資源が別に必要に
なることである。基本的には、システムの設計者は,MCP
とMPUの設計に必要になるこれらの資源以外に、ポート
・リプレースすなわちボンド・アウト・デバイスに対し
て設計資源を割り当てなければならない。1987年10月30
日に出願されたバルシカ等の米国特許出願第115,479号
で更に別のアプローチが開示され、これはバックグラウ
ンド・モードをCPUコアに集積することである。この解
決策は幾つかの場合には最適であるが、現存するCPUコ
アに、マイナー・チェンジ以外のことを実行することは
しばしば困難である。

本発明の目的は、現存するCPUのコアの設計に変更を
加えることなく、このコアでバックグラウンド・モード
処理を行う能力を提供することである。

本発明の他の目的は、任意の高いクロック速度を有す
るMCUまたはMPUに対するリアルタイムのインサーキット
・エミュレータを提供することである。

本発明の更に他の目的は、開発システム用ツールの設
計サイクル時間を実質的に短くする方法を提供すること
である。

（課題を解決するための手段および作用） 本発明のこれらおよびその他の目的はデータ処理シス
テムによって達成され、このデータ処理システムは、命
令アドレスの第１シーケンスに応答して、プロセッサに
よって受取られた命令の第１シーケンスを実行し、命令
アドレスの代替シーケンスに応答して、プロセッサによ
って受取られ外部から与えられた命令の代替シーケンス
を実行するプロセッサと、プロセッサに結合された内部
通信バスと、内部通信バスに接続され、複数の命令を格
納し、プロセッサから受取った命令アドレスの第１シー
ケンスに応答して、プロセッサに命令の第１シーケンス
を与えるメモリと、内部通信バスに接続され、プロセッ
サから受取った情報を格納し、外部から与えられた命令
をプロセッサに加えるデバッグ用周辺装置によって構成
され、デバック用周辺装置は、第１のデバッグ・モード
において、外部から与えられた命令の代替シーケンスを
受取り、第２のデバッグ・モードにおいて、プロセッサ
から外部ソースに受取った情報を与えるシリアル手段
と、第１のデバッグ・モードにおいて、外部から与えら
れた命令の代替シーケンスをプロセッサに与え、第２の
デバッグ・モードにおいて、プロセッサからの情報を受
取るパラレル手段によって構成される。

（実施例） 「アサート（assert）」、「アサーション（assertio
n）」、「ネゲート（negate）」、および「ネゲーショ
ン（negation）」という用語は、「アクティブ・ハイ」
および「アクテイブ・ロー」の信号を混同して処理する
場合の混乱を避けるために使用する。「アサート」と
「アサーション」は信号がアクティブすなわち論理真の
状態にあることを示すために使用する。「ネゲート」お
よび「ネゲーション」は信号が非アクティブ、すなわち
論理偽の状態にあることを示すために使用する。

第１図は、本発明の好適な実施例によるコア集積回路
（IC）データ処理システム10のブロック図である。デー
タ処理システム10は、一般的に中央処理装置（CPU）12,
メモリ14およびデバッグ用周辺装置16によって構成され
る。CPU内部バス18によって、CPU12,デバッグ用周辺装
置16およびメモリ14の間の通信が行われる。開発システ
ム20はデータ処理システム10と協働して動作し、データ
処理システム10のソフトウェアとハードウェアの「デバ
ッグ」を支援する。開発システム20の外部エミュレータ
回路によって、ユーザは、ブレークポイントの挿入およ
びブレークポイントに対する応答、種々の内部レジスタ
の内容を検討し変更するためにCPU12の実行を中断する
こと、およびソフトウェアの実行をトレースすること等
のような種々の機能を実行することができる。

好適な実施例の場合、データ処理システム10は２つの
モードすなわちユーザ・モードとデバック・モードで動
作する。ユーザ・モードの場合、データ処理システム10
は従来の方法で動作する。CPU12はメモリ14から命令を
取込み、この命令を解読し、この命令を実行し、そして
実行シーケンスで次ぎの命令を取込む。一般的に、プロ
グラムの実行は、CPU12が条件命令または割込みを受取
るまでシーケンス的な方法で連続して行われる。CPU12
が割込みを処理する方法は、プロセッサの設計の機能で
ある。一般的に、割込みが発生するとCPU12はその通常
動作を中断し、例外処理すなわち割込みサービス・ルー
チンの実行を開始する。本発明では、CPU12は、割込み
要求に応答してデバッグ（エミュレーション）モードに
入るが、これは内部イベント識別器の結果または開発シ
ステム20のような外部ソースから行われる。エミュレー
ション（デバッグ・モード）の期間中、CPU12はメモリ1
4からではなくてデバッグ用周辺装置16から命令を取込
む。したがって、CPU12はメモリ14に格納されたユーザ
（アプリケーション）プログラムの実行を中断し、デバ
ッグ用周辺装置16から受取った命令の実行を開始する。
基本的に、デバッグ周辺装置16はデータ処理システム10
の別のメモリとして機能する。

第２図は、デバッグ用周辺装置16の内部アーキテクチ
ャの好適な実施例を示すブロック図である。デバッグ用
周辺装置16は、シングル・ワードのデュアル・ポート・
メモリであり、一方の面にパラレル・リード／ライト・
アクセスを有し、他方の面に同期全二重（full−duple
x）シリアル・リード／ライト・アクセスを有してい
る。好適な実施例の場合、デバッグ用周辺装置16は、シ
フト・レジスタ22,アドレス・デコーダ24,および制御装
置26によって構成される。デバッグ用周辺装置16のシリ
アル側はシリアル入力パッド（SI）28,シリアル・クロ
ック／ブレークポイント入力パッド（SCLK/▲
▼）30およびシリアル出力／アテンション・パッド（SO
/▲▼）32を介して開発システム20に接続さ
れ、これらはそれぞれの信号SERIAL IN,SCLK/▲
▼，およびSERIAL OUT/▲▼）を導出する。し
たがって、SERIAL IN,SCLK/▲▼およびSERIAL OU
T/▲▼信号によってデバッグ用周辺装置16と開
発システム20との間のデータのシリアル転送が制御され
る。デバッグ用周辺装置16に対するパラレル・アクセス
は命令／データ・バス34をCPU内部バス18に接続するこ
とによって行われ、デバッグ用周辺装置16は、基本的に
他のオン・チップ周辺装置と同じ方法でアクセスされ
る。命令は数語の長さであるから、デバッグ用周辺装置
16はCPU12のメモリ・スペース内の隣接する16個のロケ
ーションでアドレスされる。便宜上、デバッグ用周辺装
置16の最初のアドレスを今後DEBUGと呼び、したがってC
PU12がデバッグ用周辺装置16にアクセスすることのでき
るアドレスはDEBUGからDEBUG＋＄Ｆである。

データ処理システム10は、ブレークポイントの条件が
発生すると、デバック・モードに入り、その結果、CPU1
2に対する割込みが行われる。ブレークポイントはBRK信
号を外部からの（開発システム20によって）アサーショ
ンの結果、またはレジスタと比較器（図示せず）によっ
て構成される内部イベント識別器の結果である。外部BR
K信号によって割込みが行われた場合、制御装置26はデ
バッグ割込み要求 信号をCPU12に対してアサートすることによって応答す
る。制御装置26は 信号をCPUの内部バス18に出力し、CPU12はデバッグ割込
み識別信号 をアサートすることによって、CPU12を応答し、デバッ
グ割込みサービス・ルーチンの実行を開始する。CPU12
は、DEBUG番地をCPU内部バス18に出力することによって
番地BEBUGでデバッグ用周辺装置16に対して自動ベクト
ル化を行う。DEBUG番地を受取ると、アドレス・デコー
ダ24はSELECT入力信号によって、シフト・レジスタ22を
イネーブルする。

CPU12は、番地DEBUGでデバッグ用周辺装置16から命令
取込みサイクルを開始する。命令サイクルが開始する
と、シフト・レジスタ22は、シリアル出力（SO）信号を
アサートにすることによって応答する。シフト・レジス
タ22に接続された制御装置26は、SO信号を受取って▲
▼信号をアサートにし、これによって、周辺装置
が注意（attention）を要求していることを示し、開発
システム20にデバッグ命令サイクルの開始を通知する。
基本的に、命令取込みサイクルの開始は、SOピンをその
静止した高のレベルから低のレベルに駆動することによ
って外部に対して反映される。開発システム20はSI入力
28を介してCPU12の命令セットからシフト・レジスタ22
に命令を書き込むことによって応答する。制御装置26
は、開発システム20からSCLK信号を受取り、SCLK信号を
シフト・レジスタ22に出力する。その結果、開発システ
ム20によって与えられた命令は、SI入力パッド28を介し
てSCLK信号と共にシフト・レジスタ22にクロックされ
る。データがシフト・レジスタに書き込まれると、CPU1
2がデバッグ用周辺装置16に対して以前に行った全ての
書き込みが、SO出力パッド32を介して開発システム20に
シフトされる。その結果、もしCPU12が現在の命令また
はデバッグ用周辺装置16に存在するデータを取込む前に
デバッグ用周辺装置16に対して書き込みを実行すれば、
CPU12はデバッグ用周辺装置16内の現在のワードを無効
にする。これが発生した場合、デバッグ用周辺装置16
は、シリアル出力のビット・ストリーム内のステータス
・ビットを介して、そのワードを再ロードするよう開発
システム20に通知する。

一度命令が全てシフト・レジスタ22に集められると
（エラーの発生なしに）、現在の命令が、パラレルI/O
ポートを介して、命令／データ・バス34に出力される。
制御装置26はそこでREADY信号をアサートし、これによ
って、CPU12に命令を転送することが可能であることを
通知する。CPU12は命令／データ・バス34から命令を転
送し、命令取込みサイクルを完了する。CPU12は命令の
実行に進む。プログラムの実行を16バイトのDEBUGアド
レス・スペース内に保持するため、CPU12によって取込
まれた後続の命令は、DEBUGへのジャンプまたはブラン
チ命令である。アドレス体系の設計によれば、16個の隣
接するアドレスの各々は、CPU12をデバッグ用周辺装置1
6のシフト・レジスタ22に関連づける。したがって、CPU
12はデバックの中間処理が完了する迄、指定された番地
DEBUGからDEBUG＋＄Ｆまでデバッグ用周辺装置16からの
命令を取込み続け、ユーザはアプリケーション・コード
の実行の再開を希望する。その結果、通常のモードであ
ろうとデバック・モードであろうと、動作モードはCPU1
2による命令の判断とは独立であるが、その理由は、い
ずれの動作モードの場合でも（通常またはデバック）、
CPU12が同じ命令のセットを実行するからである。基本
的に、CPU12はいずれのモードの動作であろうと命令の
タイプの差を見分けることはできない。デバックの中間
処理が終了すると、SI入力パッド28を介して、デバッグ
用周辺装置16に書込まれた最終命令によって割込みから
戻る。デバッグ中間処理の持続期間中に実行される命令
は、内部レジスタおよびメモリに対して読出しおよび書
込みを行うために使用され、またはシステムのデバック
と関連するその他全ての動作のために使用される。した
がって、開発システム20は、ブレークポイントの挿入お
よびこれに対する応答、システム・レジスタの内容を検
討するためのデータ・プロセッサの実行の停止、および
ソフトウェアの実行のトレースを含む通常のインサーキ
ット・エミュレーションのプリミティブ（primitive;イ
ンサーキット・エミュレーションの動作を制御する命令
であって、より下位の命令から構成される。）を実行す
ることができる。

デバッグ用周辺装置16に対するシリアル・プロトコル
はスタート，ストップ，およびパリティ・ビットを使用
することによって単純なエラーの検出をサポートする。
このプロトコルは転送毎にＮ＋７ビットを必要とし、し
たがってシリアル・クロックは、転送を完了するために
必要なＮ＋７クロックを与えるため、開発システム20に
よってカウントされる。第１の表はシリアル・インおよ
びアウト・ビットのストリームにおける各ビットの機能
を示す。

デバッグ用周辺装置16によって大量の複雑な外部エミ
ュレータ回路の必要がなくなり、したがって、エミュレ
ーション・プローブの大きさが実質的に削減される。こ
のプローブはユーザの回路基板内のMCU/MPUに直接プラ
グまたはクリップされるドータ・ボードでもよい。例え
ば、代表的な９×12×２インチの寸法のエミュレーショ
ン・プローブは、デバッグ用周辺装置16を使用すること
によって、３×４×１インチ（またはこれ以下）に小型
化される。従来のインサーキット・エミュレータで一般
的に必要となるエミュレータ・ケーブルを取り除くこと
によって、完全にプロセッサをバッファする必要性が少
なくなる。バッファ回路の量を少なくすることによっ
て、高速度のMPU/MCUチップのリアルタイム・エミュレ
ーションを、タイミングを大きく低下させることなく行
なえる。

デバッグ用周辺装置16によってオン・チップ・メモリ
14（RAM）にロード・パスが設けられ、これによってブ
ートストラップROMの必要性がなくなる。CPU12のRESET
信号（図示せず）をネゲートすることによって、▲
▼入力信号がアサートされると、CPU12はデバッグ用
周辺装置16からその最初の命令を取込む。この特徴によ
って、開発システム20はデバッグ用周辺装置16のシフト
・レジスタ22を介して、オンチップ・メモリ14に全ての
プログラムを書込むことが可能になる。一度プログラム
がロードされると、デバッグ用周辺装置16は制御をプロ
グラムに移すことができる。

デバッグ用周辺装置16は、種々の方法でテスト中のMC
U/MPUにおけるテストの容易性を強化する。例えば、マ
スクROMの内容は、特別のテスト・モードに入ることな
く、シリアル・インターフェースを介して検証すること
ができる。更に、プロセッサ・レジスタ，オン・チップ
RAM,およびその他のオン・チップ周辺装置は、特別のテ
ストモードに入ることなく、テストすることができる。
したがって、デバッグ用周辺装置16によって、柔軟性の
ある有効な標準設計が提供され、これはある集積回路か
ら他の集積回路に最小のコストで移すことができる。

本発明は好適な実施例について説明したが、ここで開
示した発明は種々の方法で変更され、また上で特に説明
して提示した実施例以外の多くの実施例をとることがで
きることは、当業者にとって明らかである。例えば、CP
U12は好適な実施例と違ってデバッグ用周辺装置16から
直接割込みベクトルを受取ることができ、この場合割込
み信号によってCPU12はデバッグ用周辺装置16のアドレ
ス（DEBUG）に対してオートベクトルを行う。したがっ
て、特許請求の範囲は、本発明の精神と範囲内にある本
発明の全ての変更例を包含することを意図している。

【図面の簡単な説明】

第１図は、コア集積回路データ処理システムの好適な実
施例を示すブロック図である。 第２図は、デバッグ用周辺装置の内部アーキテクチャの
好適な実施例を示すブロック図である。 10……コア集積回路データ処理システム、 12……CPU、14……メモリ、 16……デバッグ用周辺装置、 18……CPU内部バス、20……開発システム

フロントページの続き (72)発明者 ランド・リー・グレイ アメリカ合衆国テキサス州オースチン、 アビリーン・トレイル5807 (72)発明者 ジェイ・アラン・ハートビグセン アメリカ合衆国テキサス州オースチン、 フェア・バリー・トレイル6531 (56)参考文献 特開 昭58−129559（ＪＰ，Ａ) 特開 昭57−203162（ＪＰ，Ａ)

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサの受取った複数の所定の命令を
   実行し、命令アドレスを与えるプロセッサ； 前記プロセッサに結合された内部通信バス； 前記内部通信バスに結合され、第１アドレスレンジを有
   するメモリであって、該メモリは前記プロセッサから前
   記第１アドレスレンジ内に受け取った前記命令アドレス
   に応答して、前記プロセッサに内部命令を与えるメモリ
   であって、前記内部命令が前記複数の所定の命令に含ま
   れることを特徴とするメモリ；および 前記内部通信バスに結合され、第２アドレスレンジを有
   するデバッグ用周辺装置であって、該デバッグ用周辺装
   置は外部ソースから受取った第１制御信号に応答して前
   記プロセッサの制御を規定し、前記外部ソースからシリ
   アルに外部命令を受取るデバッグ用周辺装置であって、
   前記外部命令は前記複数の所定の命令に含まれ前記内部
   通信バスを介して前記プロセッサに前記外部命令を与え
   ることを特徴とし、さらに前記デバッグ用周辺装置は前
   記プロセッサから受取った情報を格納し、前記外部ソー
   スへ前記情報を与えるデバッグ用周辺装置であって： 前記第１制御信号に応答して前記外部命令を受け取り、
   第２制御信号に応答してデバッグ・モードの場合、前記
   プロセッサから受け取った前記情報を前記外部ソースに
   与えるシリアル・インターフェース手段；および 前記外部命令を前記プロセッサに与え、前記デバッグ・
   モードの場合、前記プロセッサからの前記情報を受取
   り、さらに前記プロセッサから前記第２アドレスレンジ
   内に前記命令アドレスを受取るパラレル・インターフェ
   ース手段； によって構成されるデバッグ用周辺装置； から構成されることを特徴とするデータ処理システム。
2. 【請求項２】前記デバッグ用周辺装置は、前記プロセッ
   サによって与えられた前記命令に応答して、前記外部命
   令を前記プロセッサに与えれることを特徴とする請求項
   １記載のデータ処理システム。
3. 【請求項３】前記デバッグ用周辺装置が： パラレル通信バス； シリアル通信バス； 前記第１制御信号に応答して、デバッグ割り込み信号を
   前記プロセッサに与えることによって前記プロセッサの
   制御を規定し、情報を受取り、前記情報を前記外部ソー
   スに与える制御手段； 前記プロセッサから受取った情報を格納し、前記外部ソ
   ースから受取った前記外部命令を格納するレジスタ手
   段；および 前記内部通信バスに結合され、前記プロセッサから受取
   った前記第２アドレスレンジ内の前記命令アドレスに応
   答して、前記レジスタ手段をイネーブルにするアドレス
   ・デコーダ手段であって、前記命令アドレスの数は前記
   デバッグ用周辺装置の指定されたメモリアドレスの所定
   の数に相当するアドレス・デコーダ手段； によって構成されることを特徴とする請求項２記載のデ
   ータ処理システム。
4. 【請求項４】前記レジスタ手段から前記外部命令を前記
   プロセッサが取り込むため、前記外部命令が、前記制御
   手段によって前記レジスタ手段に与えられたシリアル・
   クロック信号に応答し、前記シリアル通信バスを介し
   て、前記レジスタ手段にシリアルにクロック入力される
   ことを特徴とする請求項３記載のデータ処理システム。
5. 【請求項５】前記内部通信バスを介して、命令メモリお
   よびデバッグ用周辺装置から受取った複数の所定の命令
   を実行するデータ．プロセッサを有するデータ処理シス
   テムであって、前記デバッグ用周辺装置から受取った複
   数の所定の命令の少なくとも１つは前記複数の所定の命
   令に含まれることを特徴とするデータ処理システムにお
   いて、前記デバッグ用周辺装置は： 複数の外部ターミナル； 前記内部通信バスに結合されたパラレル通信バス； 前記複数の外部ターミナルの少なくとも１つに結合さ
   れ、外部ソースからデバッグ開始信号を受取り、前記デ
   バッグ開始信号に応答して前記プロセッサの制御を規定
   する制御手段； 情報を格納するレジスタ手段であって： 前記複数の外部ターミナルの少なくとも１つを介して前
   記外部ソースに結合され、外部から与えられた前記デバ
   ッグ命令を受取り、デバッグ・モードの場合、前記プロ
   セッサから受取ったデータを前記制御手段に同時に与え
   るシリアル・インターフェース； 前記パラレル通信バスを介して前記プロセッサに結合さ
   れ、外部から与えられた前記デバッグ命令を前記プロセ
   ッサに与え、前記デバッグモードの場合、前記プロセッ
   サからデータを受取るパラレル・インターフェース； によって構成されるレジスタ手段；ならびに 前記パラレル通信バスと前記レジスタ手段とに結合さ
   れ、前記レジスタ手段をイネーブルにし、前記パラレル
   通信バスを介して、前記プロセッサから受取った命令ア
   ドレスに応答し、前記命令アドレスの数は前記デバッグ
   用周辺装置の指定されたメモリアドレスの所定に数を相
   当するアドレス・デコーダ手段； によって構成されることを特徴とするデータ処理システ
   ム。
6. 【請求項６】外部から与えられた前記デバッグ命令が、
   前記複数の外部ターミナルの少なくとも１つを介して前
   記レジスタ手段に同期してロードされ、前記プロセッサ
   が前記レジスタ手段から外部から与えられた前記デバッ
   グ命令を取り込むことを特徴とする請求項５記載のデー
   タ処理システム。
7. 【請求項７】前記プロセッサによって前記レジスタ手段
   に与えられた前記データは、前記デバッグ命令が前記複
   数の外部端子の少なくとも１つを介して前記レジスタ手
   段にシリアルにロードされると同時に、前記制御手段を
   介して、前記外部ソースにシリアルに転送されることを
   特徴とする請求項６記載のデータ処理システム。
8. 【請求項８】前記プロセッサが前記パラレル通信バスを
   介してデータを直接前記レジスタ手段に転送することを
   特徴とする請求項７記載のデータ処理システム。
9. 【請求項９】命令アドレスに応答して、前記プロセッサ
   の受取った命令を実行し、前記プロセッサの受取った命
   令を実行するプロセッサ； 前記プロセッサに結合されたプロセッサ内部通信バス； 前記プロセッサ内部通信バスに結合され、複数の前記命
   令を第１アドレスレンジ内のアドレスされた複数の場所
   に格納し、前記プロセッサから前記第１アドレスレンジ
   内に受取った前記命令アドレスに応答して、前記プロセ
   ッサに前記命令を与えるメモリ；ならびに 前記プロセッサ内部通信バスに結合され、デバッグアド
   レスレンジを有するデバッグ用周辺装置であって、該デ
   バッグ用周辺装置は外部ソースから与えられた第１制御
   信号に応答して、前記プロセッサの制御を規定し、該デ
   バッグ用周辺装置は前記外部ソースから外部から与えら
   れた命令を受取り、前記プロセッサに外部から与えられ
   た前記命令を与え、前記デバッグアドレスレンジ内の前
   記命令アドレスに応答して、さらに前記デバッグ用周辺
   装置は前記プロセッサから受取ったデータを格納し、前
   記外部ソースへデータを与えるデバッグ用周辺装置であ
   って： 複数の外部ターミナル； 前記複数の外部ターミナルの少なくとも１つに結合さ
   れ、前記第１制御信号に応答して、デバッグ割り込み信
   号を前記プロセッサに与えることによって前記プロセッ
   サの制御を規定する制御手段； 前記プロセッサ内部通信バスと前記制御手段とに結合さ
   れ、情報を格納するレジスタ手段であって： 前記複数の外部ターミナルの少なくとも１つを介して前
   記外部ソースに結合され、外部から与えられた前記命令
   を受取り、前記デバッグ・モードの場合、前記プロセッ
   サから受取ったデータを前記制御手段に与えるシリアル
   通信手段； 前記プロセッサ内部通信バスに結合され、外部から与え
   られた前記命令を前記プロセッサに与え、前記デバッグ
   モードの場合、前記プロセッサからデータを受取るパラ
   レル通信手段； によって構成されるレジスタ手段；ならびに 前記プロセッサ内部通信バスに結合され、前記プロセッ
   サから受取った前記デバッグアドレスレンジ内の前記命
   令アドレスに応答して、前記レジスタ手段をイネーブル
   にし、命令アドレスの数は前記デバッグ用周辺装置の指
   定されたメモリアドレスの所定に数を相当するアドレス
   ・デコーダ手段； によって構成されることを特徴とするデータ処理システ
   ム。
10. 【請求項１０】外部から与えられた前記命令が前記デバ
    ッグアドレスレンジの第１アドレスに分岐する命令を含
    むことを特徴とする請求項９記載のデータ処理システ
    ム。