JPS643065B2 - - Google Patents
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- JPS643065B2 JPS643065B2 JP54065449A JP6544979A JPS643065B2 JP S643065 B2 JPS643065 B2 JP S643065B2 JP 54065449 A JP54065449 A JP 54065449A JP 6544979 A JP6544979 A JP 6544979A JP S643065 B2 JPS643065 B2 JP S643065B2
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- JP
- Japan
- Prior art keywords
- forming
- region
- conductivity type
- gate
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOS集積回路の製造方法にかかり、
とくにゲート電極に多結晶シリコンを用いた、い
わゆるシリコンゲートMOS集積回路に、他の種
類の能動素子であるバイポーラトランジスタ
（Bip−Ｔ）や接合型FET（JFET）を共存させる
ための製造方法に関するものである。
とくにゲート電極に多結晶シリコンを用いた、い
わゆるシリコンゲートMOS集積回路に、他の種
類の能動素子であるバイポーラトランジスタ
（Bip−Ｔ）や接合型FET（JFET）を共存させる
ための製造方法に関するものである。
この様な混合デバイスによる集積回路では、製
法の簡素化が必要条件である。本発明の趣旨は第
一にこの点に置かれている。第二には、各種の素
子の電気的特性が、それぞれを単体として構成さ
れた物と比較して、実用性を損う程劣るものであ
つてはならないという点である。第三に、MOS
トランジスタ（MOST）は言うに及ばず、Bip−
ＴやJFETは各々電気的に絶縁分離され、従来の
アナログ集積回路やTTL、CMLといつたデイジ
タル回路が、容易に実現できるものであるという
点にある。
法の簡素化が必要条件である。本発明の趣旨は第
一にこの点に置かれている。第二には、各種の素
子の電気的特性が、それぞれを単体として構成さ
れた物と比較して、実用性を損う程劣るものであ
つてはならないという点である。第三に、MOS
トランジスタ（MOST）は言うに及ばず、Bip−
ＴやJFETは各々電気的に絶縁分離され、従来の
アナログ集積回路やTTL、CMLといつたデイジ
タル回路が、容易に実現できるものであるという
点にある。
従来より、MOS集積回路の中にBip−Ｔを作り
込み、単一のチツプでより高い機能と特性を実現
させようとする試みは多くなされている。しか
し、そのために製造方法が複雑になり、歩留の低
下とチツプ価格の上昇を招く結果、MOSTとBip
−Ｔを別チツプで構成する場合と比較して、メリ
ツトが得られなかつた。所で、最近の集積回路
は、素子寸法の微細化技術の進歩により、より一
層の高集積化と高速化の方向に進みつつある。こ
の結果、従来多チツプで構成されていた機能を単
一チツプで実現できる様になつてきた。そうなる
と、一つのチツプ内で様々な信号処理を行う必要
性が生じてくる。例えば、今まで別々のチツプで
行つていたアナログ信号処理、Ａ−Ｄ変換或はＤ
−Ａ変換、デイジタル信号処理それに周辺回路と
の接続に必要な入出力回路等を一つのチツプ上に
構成しなければならない。
込み、単一のチツプでより高い機能と特性を実現
させようとする試みは多くなされている。しか
し、そのために製造方法が複雑になり、歩留の低
下とチツプ価格の上昇を招く結果、MOSTとBip
−Ｔを別チツプで構成する場合と比較して、メリ
ツトが得られなかつた。所で、最近の集積回路
は、素子寸法の微細化技術の進歩により、より一
層の高集積化と高速化の方向に進みつつある。こ
の結果、従来多チツプで構成されていた機能を単
一チツプで実現できる様になつてきた。そうなる
と、一つのチツプ内で様々な信号処理を行う必要
性が生じてくる。例えば、今まで別々のチツプで
行つていたアナログ信号処理、Ａ−Ｄ変換或はＤ
−Ａ変換、デイジタル信号処理それに周辺回路と
の接続に必要な入出力回路等を一つのチツプ上に
構成しなければならない。
この問題を解決する一つの方法は、アナログ信
号処理、Ａ−Ｄ或はＡ−Ａ変換をMOSTで行う
ための回路技術を確立することである。しかし、
表面デバイスであることによるMOSTの固有の
欠点である、低周波雑音や長期安定性の問題は依
然として残されるであろうし、大きな駆動力を持
たせるためには、素子面積が増大したり速度が低
下したりするといつた欠点は克服しがたい様に思
われる。
号処理、Ａ−Ｄ或はＡ−Ａ変換をMOSTで行う
ための回路技術を確立することである。しかし、
表面デバイスであることによるMOSTの固有の
欠点である、低周波雑音や長期安定性の問題は依
然として残されるであろうし、大きな駆動力を持
たせるためには、素子面積が増大したり速度が低
下したりするといつた欠点は克服しがたい様に思
われる。
他の方法は、内部の複雑な処号処理をMOST
に受け持たせ、入出力信号、アナログ回路、変換
回路それに大きな駆動回路をBip−Ｔ又はJFETに
受け持たせ、各々のデバイスの特性を十分発揮さ
せてすつきりした回路構成にする行き方である。
この方式の利点は明らかであるが、MOSTとBip
−Ｔ又はJFETを共存させるための実用的な製造
方法の確立が鍵である。
に受け持たせ、入出力信号、アナログ回路、変換
回路それに大きな駆動回路をBip−Ｔ又はJFETに
受け持たせ、各々のデバイスの特性を十分発揮さ
せてすつきりした回路構成にする行き方である。
この方式の利点は明らかであるが、MOSTとBip
−Ｔ又はJFETを共存させるための実用的な製造
方法の確立が鍵である。
本発明は、このための一方法を提供する。
本発明によれば、従来より広く実用化されてい
る多結晶シリコンゲートを用いた相補型MOS（シ
リコンゲートCMOS）とほとんど同程度の手数
で、しかも類似した製造技術を用いることによ
り、MOSTとBip−Ｔの共存が可能になる。
る多結晶シリコンゲートを用いた相補型MOS（シ
リコンゲートCMOS）とほとんど同程度の手数
で、しかも類似した製造技術を用いることによ
り、MOSTとBip−Ｔの共存が可能になる。
本発明におけるMOSTの製法は、従来の多結
晶シリコンゲートｎチヤネルMOSTのものと全
く同一である。又、Bip−Ｔ或はJFETの製法は、
従来より三重拡散法として知られている方法を用
いている。三重拡散法の利点は、エピタキシヤル
成長を必要としないために、低価格かつ高歩留が
得られることにある。ただし、コレクタ直列抵抗
が、エピタキシヤル型と比べて数倍大きくなると
いうことと、寄生pnpn効果が起り易いという欠
点があるため、実現できる回路に多少の制約が加
わる。しかし、これは大電流を必要とする場合を
除けば大部分の回路では致命的な欠点ではない。
工程数を一つでも低減させるために、MOSTと
Bip−Ｔの拡散層を共通にできるのは、ソース及
びドレインとエミツタだけである。ここで最も重
要なことは、Bip−Ｔの電流増幅率とMOSTの特
性を、再現性よく各々最適化できなければならな
いということである。
晶シリコンゲートｎチヤネルMOSTのものと全
く同一である。又、Bip−Ｔ或はJFETの製法は、
従来より三重拡散法として知られている方法を用
いている。三重拡散法の利点は、エピタキシヤル
成長を必要としないために、低価格かつ高歩留が
得られることにある。ただし、コレクタ直列抵抗
が、エピタキシヤル型と比べて数倍大きくなると
いうことと、寄生pnpn効果が起り易いという欠
点があるため、実現できる回路に多少の制約が加
わる。しかし、これは大電流を必要とする場合を
除けば大部分の回路では致命的な欠点ではない。
工程数を一つでも低減させるために、MOSTと
Bip−Ｔの拡散層を共通にできるのは、ソース及
びドレインとエミツタだけである。ここで最も重
要なことは、Bip−Ｔの電流増幅率とMOSTの特
性を、再現性よく各々最適化できなければならな
いということである。
本発明では、工程数の低減と特性の両立を同時
に実現する方法として、多結晶シリコンゲート
MOSTのダイレクトコンタクト（ソース又はド
レイン拡散層と多結晶シリコン層を直接接続する
方法）工程で、Bip−Ｔのエミツタ領域を同時に
形成する。従つて、エミツタ拡散層は多結晶シリ
コンからの不純物拡散により形成される。この方
法だと、Bip−Ｔのエミツタは常に電極としての
多結晶シリコン層と接続されているため、電流増
幅率或は耐圧のチエツクが、ゲートを構成する微
少寸法のトランジスタに対して拡散層形成時に行
える。この様に、電流増幅率の制御が精密に行え
るということは、Bip−Ｔの量産にとつて効果が
大きい。又、この方法によれば、高密度リン又は
ヒ素ドープにより多結晶シリコン層の低抵抗比が
容易に実現できるから、MOS回路のスピード改
善に役立つばかりでなくバイポーラ回路の配線に
多結晶シリコン層を用いることが可能になる。こ
れは、バイポーラ回路の配線領域の面積を縮少さ
せて集積密度を向上させる効果が大きい。
に実現する方法として、多結晶シリコンゲート
MOSTのダイレクトコンタクト（ソース又はド
レイン拡散層と多結晶シリコン層を直接接続する
方法）工程で、Bip−Ｔのエミツタ領域を同時に
形成する。従つて、エミツタ拡散層は多結晶シリ
コンからの不純物拡散により形成される。この方
法だと、Bip−Ｔのエミツタは常に電極としての
多結晶シリコン層と接続されているため、電流増
幅率或は耐圧のチエツクが、ゲートを構成する微
少寸法のトランジスタに対して拡散層形成時に行
える。この様に、電流増幅率の制御が精密に行え
るということは、Bip−Ｔの量産にとつて効果が
大きい。又、この方法によれば、高密度リン又は
ヒ素ドープにより多結晶シリコン層の低抵抗比が
容易に実現できるから、MOS回路のスピード改
善に役立つばかりでなくバイポーラ回路の配線に
多結晶シリコン層を用いることが可能になる。こ
れは、バイポーラ回路の配線領域の面積を縮少さ
せて集積密度を向上させる効果が大きい。
本発明をより詳しく記述させるために、第一の
実施例について説明する。第１図に第一の実施例
を示す。第１図ａにおいて１はＰ型シリコン基板
である。先ずシリコン基板のBip−Ｔが作られる
べき部分に対し、選択的にｎ型拡散領域２（ｎウ
エルと呼ぶ）が、通常のイオン注入と熱拡散を併
用して形成される。ｎウエル２の層抵抗は、Bip
−Ｔのコレクタ直列抵抗を下げるためには低い程
良いが、この中にＰ型ベース領域が形成されるた
め表面不純物濃度は1017cm-3程度が適当である。
又ｎウエル２の深さは、横方向への広がりがある
ため、必要な集積度から決定される。通常５〜
10μｍ程度に選ばれる。従つてｎウエルの層抵抗
は100〜300Ω／□程度になり、コレクタ直列抵抗
の値を、実用上問題のない所まで下げることがで
きる。次にシリコン窒化膜４をマスクにして選択
酸化を行い、トランジスタが作られるべき領域を
除いて、1μｍ程度の厚い酸化膜３を形成する
（第１図ｂ）。そして、Bip−Ｔの部分のシリコン
窒化膜だけをエツチングにより除去する。次に、
ｎウエル２の中にイオン注入又は熱拡散によりボ
ロンがデポジツトされ、Bip−Ｔのベース領域５
が形成される（第１図ｃ）。そして、熱酸化によ
り0.3〜0.5μｍ厚のシリコン酸化膜６をｎウエル
上に形成する。引き続き、MOSTが作られるべ
き領域の表面を被つているシリコン窒化膜４が除
去され、MOSTのゲート酸化膜７が形成される。
次がダイレクトコンタクト工程である（第１図
ｄ）。この工程で、MOSTのダイレクトコンタク
ト８及びBip−Ｔのエミツタ９そしてコレクタ取
り出し口１０が開孔される。続いて多結晶シリコ
ンが気相成長により被着され、通常のパターニン
グにより、ゲート１１、ソース（ドレイン）１
２、エミツタ１３そしてコレクタ１４が形成され
る。次にリンが熱拡散される（第１図ｅ）。この
時、ゲート酸化膜７は、通常0.1μｍ前後或はそれ
以下と薄いため、リン拡散中に完全にリンガラス
に変化し、ここからシリコン中にリンが拡散し
て、ソース１５及びドレイン１６が形成される。
又、Bip−Ｔの部分は、リンが多結晶シリコンを
通してシリコン中へ拡散して行き、エミツタ１７
及びコレクタ取出口１８が形成される。多結晶シ
リコン中のリンの拡散係数は大きいから、
MOSTのソース及びドレインとBip−Ｔのエミツ
タ及びコレクタを同時に形成することが可能にな
る。拡散時間のコントロールは、MOSTのソー
ス及びドレインに関しては、接合深さに対する条
件はそれ程厳しくないからBip−Ｔの電流増幅率
が最適値になる様に行うことができる。ここでは
ソース、ドレイン及びエミツタ形成のためのリン
拡散の代りに、ヒ素のイオン注入を用いても良
い。又、MOSTのゲート酸化膜を、第１図ｅの
工程でエツチングしてからリン拡散或はヒ素イオ
ン注入することも可能である。次にCVDSiO2膜
或はPSG膜１９を被着した後、コンタクト窓２
０，２１，２２を開ける（第１図ｆ）。ここに、
２０はMOSTのソース又はドレインへの、２１
はBip−Ｔのベースへの、２２は多結晶シリコン
層へのコンタクト窓である。引き続いてアルミ蒸
着を行い、選択エツチングによつて配線層２３が
形成される。この様に、Bip−Ｔの部分は、
MOSTと同様に、多結晶シリコンとアルミによ
る二層配線構造になつているため、高集積化にと
つて極めて有利である。
実施例について説明する。第１図に第一の実施例
を示す。第１図ａにおいて１はＰ型シリコン基板
である。先ずシリコン基板のBip−Ｔが作られる
べき部分に対し、選択的にｎ型拡散領域２（ｎウ
エルと呼ぶ）が、通常のイオン注入と熱拡散を併
用して形成される。ｎウエル２の層抵抗は、Bip
−Ｔのコレクタ直列抵抗を下げるためには低い程
良いが、この中にＰ型ベース領域が形成されるた
め表面不純物濃度は1017cm-3程度が適当である。
又ｎウエル２の深さは、横方向への広がりがある
ため、必要な集積度から決定される。通常５〜
10μｍ程度に選ばれる。従つてｎウエルの層抵抗
は100〜300Ω／□程度になり、コレクタ直列抵抗
の値を、実用上問題のない所まで下げることがで
きる。次にシリコン窒化膜４をマスクにして選択
酸化を行い、トランジスタが作られるべき領域を
除いて、1μｍ程度の厚い酸化膜３を形成する
（第１図ｂ）。そして、Bip−Ｔの部分のシリコン
窒化膜だけをエツチングにより除去する。次に、
ｎウエル２の中にイオン注入又は熱拡散によりボ
ロンがデポジツトされ、Bip−Ｔのベース領域５
が形成される（第１図ｃ）。そして、熱酸化によ
り0.3〜0.5μｍ厚のシリコン酸化膜６をｎウエル
上に形成する。引き続き、MOSTが作られるべ
き領域の表面を被つているシリコン窒化膜４が除
去され、MOSTのゲート酸化膜７が形成される。
次がダイレクトコンタクト工程である（第１図
ｄ）。この工程で、MOSTのダイレクトコンタク
ト８及びBip−Ｔのエミツタ９そしてコレクタ取
り出し口１０が開孔される。続いて多結晶シリコ
ンが気相成長により被着され、通常のパターニン
グにより、ゲート１１、ソース（ドレイン）１
２、エミツタ１３そしてコレクタ１４が形成され
る。次にリンが熱拡散される（第１図ｅ）。この
時、ゲート酸化膜７は、通常0.1μｍ前後或はそれ
以下と薄いため、リン拡散中に完全にリンガラス
に変化し、ここからシリコン中にリンが拡散し
て、ソース１５及びドレイン１６が形成される。
又、Bip−Ｔの部分は、リンが多結晶シリコンを
通してシリコン中へ拡散して行き、エミツタ１７
及びコレクタ取出口１８が形成される。多結晶シ
リコン中のリンの拡散係数は大きいから、
MOSTのソース及びドレインとBip−Ｔのエミツ
タ及びコレクタを同時に形成することが可能にな
る。拡散時間のコントロールは、MOSTのソー
ス及びドレインに関しては、接合深さに対する条
件はそれ程厳しくないからBip−Ｔの電流増幅率
が最適値になる様に行うことができる。ここでは
ソース、ドレイン及びエミツタ形成のためのリン
拡散の代りに、ヒ素のイオン注入を用いても良
い。又、MOSTのゲート酸化膜を、第１図ｅの
工程でエツチングしてからリン拡散或はヒ素イオ
ン注入することも可能である。次にCVDSiO2膜
或はPSG膜１９を被着した後、コンタクト窓２
０，２１，２２を開ける（第１図ｆ）。ここに、
２０はMOSTのソース又はドレインへの、２１
はBip−Ｔのベースへの、２２は多結晶シリコン
層へのコンタクト窓である。引き続いてアルミ蒸
着を行い、選択エツチングによつて配線層２３が
形成される。この様に、Bip−Ｔの部分は、
MOSTと同様に、多結晶シリコンとアルミによ
る二層配線構造になつているため、高集積化にと
つて極めて有利である。
今までの説明から明らかな様に、本方法は、標
準的な多結晶シリコンゲートMOS集積回路の製
造方法に、ｎウエル成分の工程とベース拡散層形
成の工程が二つ付け加わるだけである。これは、
CMOSと同程度の工程数であると言えるから、
従来のMOSLSIに比べても、価格性能比で優れ
たMOSバイポーラ集積回路が実現できることに
なる。
準的な多結晶シリコンゲートMOS集積回路の製
造方法に、ｎウエル成分の工程とベース拡散層形
成の工程が二つ付け加わるだけである。これは、
CMOSと同程度の工程数であると言えるから、
従来のMOSLSIに比べても、価格性能比で優れ
たMOSバイポーラ集積回路が実現できることに
なる。
本発明による製造方法を用いると、新たに工程
を付け加えることなく、JFETを作ることができ
る。JFETは入力インピーダンスが高いことと、
１／ｆ雑音が存在しないことなどから、アナログ
回路における初段の増幅素子として優れている。
を付け加えることなく、JFETを作ることができ
る。JFETは入力インピーダンスが高いことと、
１／ｆ雑音が存在しないことなどから、アナログ
回路における初段の増幅素子として優れている。
第２の実施例としてJFETの製造方法を説明す
る。第２図ａはJFETのチヤンネルに沿つた断面
を、第２図ｂはチヤンネル巾方向の断面を示す。
製法は第１の実施と全く同一であるので省略し、
最終的な構造だけを示す。第２図ａにおいてｎウ
エル１０２と１１７でゲートを構成し１１３がゲ
ート電極となる。２４がチヤンネル領域で、２５
と２６がソース及びドレイン電極である。第２図
ｂにおいて、ゲート１１７がｎウエル１０２とチ
ヤンネル２４の端部で接続されている。本発明に
より製造可能なJFETの特長は、ダイレクトコン
タクトにおける最小寸法までゲート長を短かくで
きることにある。従つて、Bip−ＴとJFETを同時
に作る場合しばしば問題になる。JFETのチヤン
ネルコンダクタンスの低下を、短チヤンネル化に
よつて防ぐことが可能である。代表的なBip−Ｔ
の能動ベース領域（ピンチ抵抗）の層抵抗は約
5KΩ／□である。本発明によればチヤンネル長
を5μｍにすることは容易であるから、例えば実
用的な値として、零ソースゲート間電圧における
飽和領域の順伝達アドミタンスを5mVにするた
めには、チヤンネル長は125μｍで良いことにな
る。ゲート膜厚が0.1μｍのMOSTでは、ドレイ
ン電流が0.5mAでgm＝1mVを得るためのチヤン
ネル巾は、チヤンネル長の約25倍必要であるか
ら、チヤンネル長を5μｍとするとチヤンネル巾
は125μｍになる。従つて、同程度のDC特性を得
るのに必要な平面寸法は、JFETとMOSTで大き
な差はないと言える。
る。第２図ａはJFETのチヤンネルに沿つた断面
を、第２図ｂはチヤンネル巾方向の断面を示す。
製法は第１の実施と全く同一であるので省略し、
最終的な構造だけを示す。第２図ａにおいてｎウ
エル１０２と１１７でゲートを構成し１１３がゲ
ート電極となる。２４がチヤンネル領域で、２５
と２６がソース及びドレイン電極である。第２図
ｂにおいて、ゲート１１７がｎウエル１０２とチ
ヤンネル２４の端部で接続されている。本発明に
より製造可能なJFETの特長は、ダイレクトコン
タクトにおける最小寸法までゲート長を短かくで
きることにある。従つて、Bip−ＴとJFETを同時
に作る場合しばしば問題になる。JFETのチヤン
ネルコンダクタンスの低下を、短チヤンネル化に
よつて防ぐことが可能である。代表的なBip−Ｔ
の能動ベース領域（ピンチ抵抗）の層抵抗は約
5KΩ／□である。本発明によればチヤンネル長
を5μｍにすることは容易であるから、例えば実
用的な値として、零ソースゲート間電圧における
飽和領域の順伝達アドミタンスを5mVにするた
めには、チヤンネル長は125μｍで良いことにな
る。ゲート膜厚が0.1μｍのMOSTでは、ドレイ
ン電流が0.5mAでgm＝1mVを得るためのチヤン
ネル巾は、チヤンネル長の約25倍必要であるか
ら、チヤンネル長を5μｍとするとチヤンネル巾
は125μｍになる。従つて、同程度のDC特性を得
るのに必要な平面寸法は、JFETとMOSTで大き
な差はないと言える。
次に第３の実施例として、コレクタ直列抵抗を
下げるのに有利な製造方法について述べる。第３
図において、ダイレクトコンタクト工程、すなわ
ちエミツタ領域形成のための開孔９及びコレクタ
取出口のための開孔１０までの工程は第１図に示
した第１の実施例と同一である。次に多結晶シリ
コンが成長され、パターニングによつてMOST
のゲート電極とBip−Ｔのエミツタ電極１３だけ
が残され、第１図ｄに示されているコレクタ電極
１４はエツチングされる。この様にしてから、ソ
ース及びドレイン或はエミツタ領域形成のための
不純物拡散を行うと、コレクタ開孔部１０の部分
はシリコンが露出しているため深くまで不純物が
拡散され、深いn+領域１１８が形成される。こ
の場合には、コレクタ電極はアルミ配線によつて
行なわれる。従つて、深いn+領域にアルミ配線
が直接結ばれるから、コレクタ抵抗を下げるのに
効果的である。
下げるのに有利な製造方法について述べる。第３
図において、ダイレクトコンタクト工程、すなわ
ちエミツタ領域形成のための開孔９及びコレクタ
取出口のための開孔１０までの工程は第１図に示
した第１の実施例と同一である。次に多結晶シリ
コンが成長され、パターニングによつてMOST
のゲート電極とBip−Ｔのエミツタ電極１３だけ
が残され、第１図ｄに示されているコレクタ電極
１４はエツチングされる。この様にしてから、ソ
ース及びドレイン或はエミツタ領域形成のための
不純物拡散を行うと、コレクタ開孔部１０の部分
はシリコンが露出しているため深くまで不純物が
拡散され、深いn+領域１１８が形成される。こ
の場合には、コレクタ電極はアルミ配線によつて
行なわれる。従つて、深いn+領域にアルミ配線
が直接結ばれるから、コレクタ抵抗を下げるのに
効果的である。
以上の説明から明らかな様に、本発明を実施す
ることにより、従来のCMOSプロセスと同程度
の工程数で、MOS集積回路内にBip−ＴやJFET
を共存させることができる。Bip−ＴやJFETはｎ
ウエルによつて絶縁分離されているから、従来の
バイポーラ集積回路をMOS集積回路内に含める
ことが可能である。従つて、極めて多機能な回路
が単一チツプ上に構成できる。又、今までの
MOSLSIに対する応用を考えても、入出力部分
をBip−Ｔで置き換えることによるメリツトは大
きい。素子寸法の微細化に伴つて、内部ゲートの
信号電流及び信号振幅はますます小さくなり、外
部回路とのインターフエイスが大きな問題となつ
てくる。この問題も、低電圧動作が可能で、高
gm、高駆動能力さらに高速性をそなえたBip−Ｔ
を使うならば容易に解決されるであろう。
ることにより、従来のCMOSプロセスと同程度
の工程数で、MOS集積回路内にBip−ＴやJFET
を共存させることができる。Bip−ＴやJFETはｎ
ウエルによつて絶縁分離されているから、従来の
バイポーラ集積回路をMOS集積回路内に含める
ことが可能である。従つて、極めて多機能な回路
が単一チツプ上に構成できる。又、今までの
MOSLSIに対する応用を考えても、入出力部分
をBip−Ｔで置き換えることによるメリツトは大
きい。素子寸法の微細化に伴つて、内部ゲートの
信号電流及び信号振幅はますます小さくなり、外
部回路とのインターフエイスが大きな問題となつ
てくる。この問題も、低電圧動作が可能で、高
gm、高駆動能力さらに高速性をそなえたBip−Ｔ
を使うならば容易に解決されるであろう。
第１図ａ乃至第１図ｆは本発明の第１の実施例
を工程順に示した断面図であり、第２図ａおよび
第２図ｂは本発明の第２の実施例を工程順に示し
た断面図であり、第３図は本発明の第３の実施例
を示す断面図である。 尚、図において、１はＰ型シリコン基板、２は
ｎウエル、３は厚いフイールド酸化膜、４はシリ
コン窒化膜、５はＰ型ベース領域、６はBip−Ｔ
領域を被う厚い酸化膜、７はMOSTゲート酸化
膜、８はダイレクトコンタクト、９はエミツタ開
孔、１０はコレクタ取出し開孔、１１は多結晶シ
リコンゲート、１２はMOSTシリコン電極、１
３はエミツタ電極、１４はコレクタ電極、１５，
１６はソース又はドレイン、１７はエミツタ、１
８はコレクタ取出し、１９はCVD酸化膜又は
PSG膜、２０はMOSTコンタクト、２１はベー
スコンタクト、２２は多結晶シリコンアルミ接
続、２３はベースアルミ電極、２４はJFETチヤ
ンネル、２５，２６はソース又はドレイン電極、
１０２はJFET裏面ゲート、１０５はＰ型ソース
又はドレイン領域、１１３はゲート電極、１１７
はn+型ゲート領域、１１８は深いn+領域である。
を工程順に示した断面図であり、第２図ａおよび
第２図ｂは本発明の第２の実施例を工程順に示し
た断面図であり、第３図は本発明の第３の実施例
を示す断面図である。 尚、図において、１はＰ型シリコン基板、２は
ｎウエル、３は厚いフイールド酸化膜、４はシリ
コン窒化膜、５はＰ型ベース領域、６はBip−Ｔ
領域を被う厚い酸化膜、７はMOSTゲート酸化
膜、８はダイレクトコンタクト、９はエミツタ開
孔、１０はコレクタ取出し開孔、１１は多結晶シ
リコンゲート、１２はMOSTシリコン電極、１
３はエミツタ電極、１４はコレクタ電極、１５，
１６はソース又はドレイン、１７はエミツタ、１
８はコレクタ取出し、１９はCVD酸化膜又は
PSG膜、２０はMOSTコンタクト、２１はベー
スコンタクト、２２は多結晶シリコンアルミ接
続、２３はベースアルミ電極、２４はJFETチヤ
ンネル、２５，２６はソース又はドレイン電極、
１０２はJFET裏面ゲート、１０５はＰ型ソース
又はドレイン領域、１１３はゲート電極、１１７
はn+型ゲート領域、１１８は深いn+領域である。
Claims (1)
- １ 一導電型の半導体基板の一主面に他の導電型
の第一の不純物拡散領域を形成する工程と、前記
第一の不純物拡散領域内に前記一導電型の第二の
不純物拡散領域を形成する工程と、前軌一主面に
前記第一の不純物拡散領域とは離間してゲート絶
縁膜を形成する工程と、前記第一及び第二の不純
物拡散領域の表面に絶縁膜を形成する工程と、前
記第一の不純物領域上の前記絶縁膜の所定領域に
第一の開口部を、前記第二の不純物領域上の前記
絶縁膜の所定領域に第二の開口部をそれぞれ形成
する工程と、前記ゲート絶縁膜上及び前記第二の
開口部に選択的に多結晶シリコン層を形成し、ゲ
ート電極及び取り出し電極をそれぞれ形成する工
程と、前記他の導電型の不純物を導入して、前記
ゲート電極及び前記取り出し電極に前記他の導電
型の不純物を導入するとともに、前記半導体基板
の前記一主面で前記ゲート電極に隣接する部分に
ソースおよびドレイン領域を、前記第二の開口部
直下には前記他の導電型の第三の不純物拡散領域
を形成する工程とを有することを特徴とする
MOS集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6544979A JPS55157257A (en) | 1979-05-25 | 1979-05-25 | Manufacture of mos integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6544979A JPS55157257A (en) | 1979-05-25 | 1979-05-25 | Manufacture of mos integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157257A JPS55157257A (en) | 1980-12-06 |
| JPS643065B2 true JPS643065B2 (ja) | 1989-01-19 |
Family
ID=13287452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6544979A Granted JPS55157257A (en) | 1979-05-25 | 1979-05-25 | Manufacture of mos integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55157257A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222556A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6185855A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体集積回路 |
| JPS6231151A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | 半導体集積回路装置 |
| JP2631673B2 (ja) * | 1987-12-18 | 1997-07-16 | 富士通株式会社 | 半導体装置とその製造方法 |
| JPH03256332A (ja) * | 1990-03-06 | 1991-11-15 | Sharp Corp | 縦型バイポーラトランジスタ素子及び該素子を備えたｂｉ―ＣＭＯＳインバータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915495B2 (ja) * | 1974-10-04 | 1984-04-10 | 日本電気株式会社 | 半導体装置 |
-
1979
- 1979-05-25 JP JP6544979A patent/JPS55157257A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157257A (en) | 1980-12-06 |
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