JPS642982B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は交替メモリ制御方式に関するものであ
り、更に詳しく言えば、本来のメモリと該メモリ
の代替え用に使用される交替メモリを有する記憶
装置において、本来のメモリから交替メモリに切
替えて使用するときの交替メモリの使用条件に関
するものである。

半導体メモリの技術進歩は近年非常にめざまし
いものがあり、チツプ内に大容量のメモリセルを
内蔵するため、そのメモリセルを構成するトラン
ジスタ及びこれらセル間の結線のための導線パタ
ーンは微細化しつつある。

しかしながら、トランジスタや導線が微細化す
ると、記憶セルを構成している物質そのものが破
壊されてしまうことによる物質的欠陥に起因する
ハードエラーの他に、記憶セルが保持している
“１”又は“０”の情報が反転してしまうという
ソフトエラーが問題となつてくる。

ここでソフトエラーとはメモリデバイスにラン
ダムに発生し、繰返すことのないシングルビツト
エラーであり、このエラーは永久的なものではな
い。従つて、ソフトエラーを起したビツトは次の
該ビツトに対する書込みサイクルで完全に回復し
てしまう。

MOSダイナミツクRAMやCCD等の謂ゆる蓄
積コンデンサに小数キヤリア電荷があるかないか
によりバイナリーな情報を保持する記憶素子を使
用したダイナミツクメモリシステムに見られるソ
フトエラーはシステムノイズや、電圧余裕の限
界、センス増幅器あるいはパターン感度によつて
起るが、この他に、最近ソフトエラーの新しいメ
カニズムとして、パツケージ材料等からの強電離
性放射線（主にα線）がダイナミツクノードを一
時的に逆転することによるソフトエラーが明らか
になつてきた。

このα線等によるソフトエラーは蓄積される電
荷量に大いに関係がある。即ち、電荷が蓄積され
た状態を情報“１”、電荷が放電され、空の状態
を情報“０”に対応づけたとき、“１”と“０”
の境界電荷である臨界電荷が大きければ、α線に
よる影響は小さく、情報が反転することがなくな
る。

しかしながら、一般的にはメモリ素子の高集積
化が進むにつれて、前に述べたようにセルを構成
するトランジスタは小さくなり、この臨界電荷も
小さくなる。このことはα線等によるソフトエラ
ー発生頻度の増大を招くことになる。

高信頼度記憶装置を構成する場合、一般には１
ビツトエラー修正、２ビツトエラー検出のエラー
訂正機構（SEC−DED）が設けられているが、
上記のようなソフトエラーが頻発すると、この
SEC−DEDコードでも十分な装置信頼度が得ら
れなくなる。即ち、ソフト１ビツトエラーが重な
り、２ビツト以上のエラーとなるケースが出てき
たり、あるいは固定的なハード障害の１ビツトエ
ラーがあり、これにさらにソフト１ビツトエラー
が重なり、２ビツト以上のエラーになるケースが
生じてくるからである。

ソフトエラーそのものを消す手段としては、例
えば、特公昭51−28484に示されるように、外部
装置である中央演算装置又はチヤネル制御装置か
らメモリへの書込み動作又は読出し動作とは別
に、定期的にメモリを読出し、エラーがあれば、
該エラーを修正し、修正されたデータをメモリに
再書込みをするための走査手段を用意することが
考えられる。

しかしながら、このような定期走査手段によつ
てハード障害そのものを修正することは不可能で
ある。

一方、メモリの障害に対し代替えメモリ（交替
メモリ）を別に設ける方法がある。

第１図は交替メモリの一例であり、通常時に使
用されるＡ語ｎビツトの第１のメモリとともに、
これよりも小容量のＡ語ｍビツトの第２のメモリ
を交替メモリとして用意する。そして、例えば、
ハード障害を起した第１のメモリのｋビツト目
（Ａ語×１ビツト）と第２のメモリの１ビツト
（Ａ語×１ビツト）とを入替えて使用する。とこ
ろが、このような交替メモリを用意しても、特に
上記したようなソフトエラーが頻発する装置にお
いてエラーが発生する毎に、交替メモリへ切換え
ていたのでは交替メモリがいくらあつても足りな
くなつてしまう。

本発明は上記欠点を解決し、ソフトエラーが頻
発する装置においても交替メモリの容量を増やす
ことなく、かつ高信頼度記憶装置を実現すること
を目的とし、そのため本発明は、情報処理装置に
おいて使用される処理プログラムおよびデータ等
を格納する第１のメモリと、該第１のメモリにお
いてエラーが発生したとき第１のメモリのエラー
発生位置の代替え用として使用される第２のメモ
リを有する記憶装置において、上記第１のメモリ
の読出し動作においてエラーが発生したとき該デ
ータエラーが再書込みにより修復可能なエラーで
あるか否かを判別する手段をもうけ、上記エラー
を修復可能なエラー以外のエラーと判別したとき
のみ、上記第１のメモリの当該エラービツト位置
の代替えとして上記第２のメモリを使用すること
を特徴とする。

以下、図面により本発明を説明する。

第２図は本発明による実施例の記憶装置の構成
例である。第２図において、Ａは中央処理装置
CPU等の外部装置であり、Ｂは記憶装置である。
メモリＭは情報ビツト記憶部MDとチエツクビツ
ト記憶部MCより成つており、MAが交替メモリ
である。

WSは外部装置からのメモリへの書込みデータ
l₁と読出しデータ修正回路DCの出力l₉とを切換え
る書込みデータ選択回路である。このWSの出力
l₂はMDおよびチエツクビツト発生回路CG、更に
交替メモリ用書込みデータ選択回路MPXに送ら
れる。CGにおいてはl₂にもとづいて情報ビツト
の誤りデータを修正するために使われるチエツク
ビツトを生成する。生成されたチエツクビツトl₃
はMCの書込みデータとなりMCへ送られると共
にMPXに送られる。

交替メモリが使われていないときは、MDおよ
びMCのそれぞれの読出しデータl₄，l₅は読出し
データ選択回路RSにおいて、交替メモリMAの
読出しデータl₁₅と切換えられることなく、l₆とし
て読出しデータ修正回路DCへ送られると共にシ
ンドローム計算回路SGに送られる。SGにおいて
シンドロームが計算され、もしエラーが検出され
た場合にはそのエラーシンドローム信号l₇を第１
のデコーダDECに送る。DECにおいては誤
りビツト位置を識別し、その誤りビツト指摘信号
l₈をDCに送り、l₆の誤りビツト位置のデータがこ
のDCで修正され、その修正されたデータが外部
装置へ転送されるわけである。SGの出力である
エラーシンドロームはシンドローム記憶回路SM
にも送られ、エラーシンドロームが記憶される。
このSMにおいては、次の読出し動作で生じたエ
ラーシンドロームと前に記憶していたエラーシン
ドロームを比較する回路と、両方のシンドローム
が一致したとき、該シンドロームを交替シンドロ
ームとして記憶する回路を有している。該交替シ
ンドロームl₁₆は次の第２のデコーダDECに送
られ、交替ビツト位置が指摘される。DECの
出力である交替ビツト位置指摘信号l₁₇はMPXお
よびRSに送られる。このときMPXではl₁₇の情報
によりl₂，l₃のどのデータを交替メモリの書込み
データとして使うかを決定する。そしてMPXの
出力l₁₄がMAの書込みデータとなる。同様に、
RSではl₁₇の情報によりl₄又はl₅のデータのうちど
のデータをl₁₅と切換えるかを決定する。

l₂₀は読出しデータにエラーがあつたかどうか
を交替動作制御回路PCに通報する信号であり、
PCでは信号l₂₀を受け取ると、メモリＭに対する
アドレスl₁₀をホールドしておく。

ASは外部装置からのメモリアドレスl₁₀とPCで
ホールドされた交替用アドレス信号l₁₈を切換え
てＭ，MAのアドレスl₁₂とするアドレス選択回路
である。GSは外部装置から送られてくるメモリ
起動信号l₁₁とPCからのメモリ起動信号l₁₉とを切
換えるための起動信号切換え回路であり、この
GSにおいては選択された起動信号によりメモリ
起動クロツクl₁₃が作成される。l₁₃はＭおよびMA
に送られる。

今SGでエラーを検出した場合、信号l₂₀により
PCではビジイ信号l₂₅をCPUへ送出し、CPUアク
セスを抑止するとともに、信号l₂₃を出力し、AS
においてl₁₈を、GSにおいてl₁₉を選択するように
制御する。さらにPCはWSへの信号l₂₄によりl₁に
代えてl₉を使用するよう指示を行なつた後、l₁₉と
l₁₈をAS，GSに送出することにより、メモリに対
し再書込み動作を行う。次に、やはりl₁₉とl₁₈を
AG，GSに送出することにより、再度メモリから
データを読み出し、SGにおいてシンドロームが
計算される。もしシンドロームが正しければ信号
l₂₀が送出されるためPCは、メモリのエラーはソ
フトエラーと見なし、信号l₂₃，l₂₅をOFFしその
後のアクセスをCPUにゆだねる。逆にシンドロ
ームが誤まつていれば、エラーシンドロームは
SMに送られ、SMでは以前に記憶しておいたエ
ラーシンドロームと比較を行う。一致した場合は
信号l₂₁によりPCへその旨を通報し、PCでは交替
を行うか否かを判断し、信号l₂₂によりSMに交替
指示を通知する。

ハードエラーの場合、Ｍより読み出される全デ
ータの同一ビツト位置にエラーが検出される。そ
こで、PCは該エラーが検出されるビツトのデー
タをＭの全アドレスのデータにつきMAに書き込
むような制御を行う。

書き込みは以下の様に行われる。

PCは、MAのアドレス数に相等するアドレス
カウンタを持ち、信号l₂₅をCPUに送出すること
によりCPUアクセスを禁止し、Ｍに、対し該カ
ウンタによりアドレスを指定し、データを読み出
す。読み出されたデータは、SGによりそのシン
ドロームが計算され、該シンドロームよりDEC
が誤りビツト位置を識別し、DECの情報に
よりDCがエラーを修正する。修正されたデータ
はWSを介し、MPXに送られる。MPXはDEC
の情報（DECと同様の語りビツト位置）を基
に、誤りビツトのみのデータをMAに書き込む。
上記手順が終るとカウンタを＋１し、ながら、Ｍ
の全アドレスのデータについて、読み出し、修正
MAへの書き込みを行う。

MAの書き込みが終了すると、PCは信号l₂₅を
解除し、更に、WS，AS，GSがl₁，l₁₀，l₁₁を選
択するようにする。以後、CPUより書み込みが
指示されると、MPXはDECの情報を基に上記
エラーが検出されるビツトのみをMAに書き込
む。又、読み出しが指示されると、MD，MCよ
り読み出されたデータをRSがDECの情報を基
に上記エラーが検出されるビツトのみを置き替え
CPU等に転送する。

本実施例では説明を簡略化するため、ＭとMA
のアドレス長を同じにしている。実際にはＭの方
がMAより何信も大きいのが普通である。この場
合は、エラー発生時PCにホールドされたアドレ
スの内、MAを越えるアドレスだけを、別のレジ
スタに記憶しておき、その後のアクセスでこのレ
ジスタとの比較チエツクを行うことにより、一致
した場合のみMAに対する書込み動作と、RSに
おける変替動作を行う様制御すればよい。

尚、上記MPXの具体回路は、MAが１ビツト
×Ａ語（即ち第１図のｍが１）の場合には単純な
ｎ者択一回路でよい。又RSも２者択一回路（Ｍ
からの各ビツトとMAからの１ビツトとの択一）
をｎ組設ければよい。これらはAND、ORゲート
の組合せで容易に実現できる。又、ｍが２以上の
場合は若干の付加的回路が必要になるが、基本的
には上述の構成の応用で実現可能である。

上記したように、SMにおいて、次の読出し動
作で生じたエラーシンドロームと前に記憶してい
たエラーシンドロームを比較する回路と、両方の
シンドロームが一致したとき該シンドロームを交
替シンドロームとして記憶する回路とを有して、
固定ハード障害の識別を行なつているが、比較の
対象とすべきエラーシンドロームの種別により以
下に示す２つのハード障害識別方法が存在する。

実施例におけるハード障害識別の第１の方法
は、例えばＭ語Ｎビツト（情報桁数）で構成され
るメモリのA₀番地に対して読出し動作を実行し、
エラーが検出された場合、そのエラービツト位置
を記憶すると共に、該エラーデータを修正し、そ
の修正されたデータをメモリのA₀番地に書込み、
その後再度A₀番地に対する読出し動作を実行し、
エラーが検出され、しかもそのエラービツト位置
が前に記憶していたエラービツト位置と一致する
かどうかを調べ、もし一致しておれば、該誤りビ
ツト位置を交替メモリと切換える方法である。

ハード障害識別の第２の方法は、A₀番地の読
出し動作でデータエラーが発生したとき、そのエ
ラービツト位置を記憶すると共に、次にA₀番地
以外の少なくとも１番地、例えばA₁番地に対す
る読出し動作を実行し、エラーがあるかないかを
調べ、もしエラーがあつたときそのエラービツト
位置が先きに記憶していたA₀番地に対するエラ
ービツト位置を一致しているか否かを検出し、も
し一致しておれば、このエラーは複数番地にわた
るハード障害と判断し、該エラービツト位置を交
替メモリで代替するようにする方法である。

第３図は上記第１の方法における動作を示す動
作フロー図であり、第４図は上記第２の方法にお
ける動作を示す動作フロー図である。第３図、第
４図の動作フロー図は容易に理解されると思われ
るので、詳細な説明を省略する。

上記したように本発明によれば、ソフトエラー
そのものは定期走査手段により救済し、ハード障
害にソフト１ビツトエラーが重なり、結果として
２ビツト以上のエラーとなるような障害を救うた
め、ハード障害がソフトエラーかを識別し、ハー
ド障害であれば、交替メモリに切換えるようにし
たので、ハード障害のみに対して交替メモリを使
うことになり、交替メモリ容量を増大することな
く、高信頼度記憶装置を実現することができる。

【図面の簡単な説明】

第１図は交替メモリの一例、第２図は本発明に
よる実施例の記憶装置の構成例、第３図は実施例
におけるハード障害識別の第１の方法を示す動作
フロー図、第４図は実施例におけるハード障害識
別の第２の方法を示す動作フロー図である。第２
図において、Ａは外部装置、Ｂは記憶装置、Ｍは
メモリ、MDは情報ビツト記憶部、MCはチエツ
クビツト記憶部、MAは交替メモリ、WSは書込
みデータ選択回路、DCは読出しデータ修正回路、
CGはチエツクビツト発生回路、MPXは交替メモ
リ用書込みデータ選択回路、RSは読出しデータ
選択回路、SGはシンドローム計算回路、SMはシ
ンドローム記憶回路、PCは交替動作制御回路、
ASはアドレス選択回路、GSは起動信号切換え回
路である。

Claims (1)

1. 【特許請求の範囲】 １ 情報処理装置において使用される処理プログ
   ラム及びデータ等を格納する第１メモリと、該第
   １メモリにおいてエラーが発生した時に該第１メ
   モリのエラー発生位置の代替え用として使用され
   る第２メモリを有する記憶装置において、 エラー発生ビツト位置を記憶するエラー発生ビ
   ツト位置記憶手段を備えると共に、 上記第１のメモリの読出し動作において読出し
   データに訂正可能な１ビツトエラーが発生したと
   き、そのエラー発生ビツト位置と、既に上記エラ
   ー発生ビツト位置記憶手段に記憶されている前回
   発生したデータエラーのエラー発生ビツト位置と
   を比較し、その位置が同じ場合には、上記第１メ
   モリの当該アドレを含む複数のアドレスの全デー
   タにおける当該ビツト位置の記憶手段の代替えと
   して上記第２メモリを使用するようにしたことを
   特徴とする交替メモリ制御方式。 ２ 上記第１のメモリの番地A₀に対する読出し
   動作で訂正可能な１ビツトエラーが発生したと
   き、該番地A₀におけるデータビツト位置を記憶
   すると共に、該エラーデータを修正し、該修正さ
   れたデータを当該番地A₀に書込み、しかる後、
   再度当該A₀番地に対する読出し動作を実行する
   ことにより、再度同じビツト位置にエラーが発生
   したら、上記第１のメモリの当該エラービツト位
   置の代替えとして上記第２のメモリを使用するよ
   うにしたことを特徴とする特許請求の範囲第１項
   記載の交替メモリ制御方式。