JPS6398729A - バレルシフタ - Google Patents
バレルシフタInfo
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- JPS6398729A JPS6398729A JP61243055A JP24305586A JPS6398729A JP S6398729 A JPS6398729 A JP S6398729A JP 61243055 A JP61243055 A JP 61243055A JP 24305586 A JP24305586 A JP 24305586A JP S6398729 A JPS6398729 A JP S6398729A
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- shift
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 102100038804 FK506-binding protein-like Human genes 0.000 description 1
- 101001031402 Homo sapiens FK506-binding protein-like Proteins 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/762—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data having at least two separately controlled rearrangement levels, e.g. multistage interconnection networks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ｌマシンサイクルで任意ビット数のシフトを行うバレル
シフタに於いて、トランスファ・ゲート等から構成され
る２−１セレクタにより、全ビットの位置の逆転を行う
か否かを制御するビット逆転部と、複数のシフト段から
なるシフト部とを構成し、単純な構成により集積回路化
を容易にすると共に、制御の簡単化を図るものである。
シフタに於いて、トランスファ・ゲート等から構成され
る２−１セレクタにより、全ビットの位置の逆転を行う
か否かを制御するビット逆転部と、複数のシフト段から
なるシフト部とを構成し、単純な構成により集積回路化
を容易にすると共に、制御の簡単化を図るものである。
本発明は、集積回路化が容易なバレルシフタに関するも
のである。
のである。
算術演算や論理演算に於いて、任意ビット数を任意方向
に１マシンサイクルでシフトするバレルシフタが用いら
れている。このバレルシフタは、演算精度の向上に伴っ
て回路規模が大きくなり、集積回路化が困難となってき
ている。従って、データのビット数が多い場合でも、比
較的回路規模が小さく、集積回路化が容易となる構成が
要望されている。
に１マシンサイクルでシフトするバレルシフタが用いら
れている。このバレルシフタは、演算精度の向上に伴っ
て回路規模が大きくなり、集積回路化が困難となってき
ている。従って、データのビット数が多い場合でも、比
較的回路規模が小さく、集積回路化が容易となる構成が
要望されている。
データをシフトする回路としては、シフトレジスタが一
般的であるが、１クロツクで１ビツトのシフトが可能で
あるに過ぎず、従って、複数ビットをシフトする場合に
は、複数クロックを必要とするから、シフトビット数が
多い場合に所要時間が長くなる欠点がある。そこで、任
意ビット数を１マシンサイクルでシフトするバレルシフ
タが用いられている。このようなバレルシフタは、従来
、例えば、第４図又は第５図に示す構成が知られている
。
般的であるが、１クロツクで１ビツトのシフトが可能で
あるに過ぎず、従って、複数ビットをシフトする場合に
は、複数クロックを必要とするから、シフトビット数が
多い場合に所要時間が長くなる欠点がある。そこで、任
意ビット数を１マシンサイクルでシフトするバレルシフ
タが用いられている。このようなバレルシフタは、従来
、例えば、第４図又は第５図に示す構成が知られている
。
第４図は、データのビット数が８ビツトＢＯ〜Ｂ７の場
合に、８ビツトから１ビツトを選択出力する８−１セレ
クタを設けて、所望のビット数をシフトしたデータを出
力する従来例を示し、各ビットＢＯ−８７対応に、アン
ド回路Ｇｏ−Ｇ７とオア回路Ｇ８とからなる８−１セレ
クタＳＬＯ〜ＳＬ７を設け、各８−１セレクタ５ＬＯ−
３Ｌ７にそれぞれ８ビツトＢＯ〜Ｂ７を入力し、制御信
号ｃｔＱ〜ｃｔ７に従って１ビツトを選択出力して、所
望のビット数をシフトしたＸｏ−Ｘ７のビットからなる
データとするものである。
合に、８ビツトから１ビツトを選択出力する８−１セレ
クタを設けて、所望のビット数をシフトしたデータを出
力する従来例を示し、各ビットＢＯ−８７対応に、アン
ド回路Ｇｏ−Ｇ７とオア回路Ｇ８とからなる８−１セレ
クタＳＬＯ〜ＳＬ７を設け、各８−１セレクタ５ＬＯ−
３Ｌ７にそれぞれ８ビツトＢＯ〜Ｂ７を入力し、制御信
号ｃｔＱ〜ｃｔ７に従って１ビツトを選択出力して、所
望のビット数をシフトしたＸｏ−Ｘ７のビットからなる
データとするものである。
又第５図は、データのビット数が８ビツトＢＯ〜Ｂ７の
場合に、３ビツトから１ビツトを選択出力する３−１セ
レクタを３段設けて、所望のビット数をシフトした出力
ビットＸ０−Ｘ７からなるデータを出力する従来例を示
し、５ＬＯＯ−３Ｌ０７．５ＬＩＯ〜５Ｌ１７，５Ｌ２
０〜５Ｌ２７は３−１セレクタ、ａ Ｏ＋ ｂ Ｏｒ
ｃ Ｏ〜ａ ２ 、 ｂ２、ｃ２は制御信号、Ｅ
ＸＢは符号ビット或いは０”の付加ビットである。
場合に、３ビツトから１ビツトを選択出力する３−１セ
レクタを３段設けて、所望のビット数をシフトした出力
ビットＸ０−Ｘ７からなるデータを出力する従来例を示
し、５ＬＯＯ−３Ｌ０７．５ＬＩＯ〜５Ｌ１７，５Ｌ２
０〜５Ｌ２７は３−１セレクタ、ａ Ｏ＋ ｂ Ｏｒ
ｃ Ｏ〜ａ ２ 、 ｂ２、ｃ２は制御信号、Ｅ
ＸＢは符号ビット或いは０”の付加ビットである。
３−１セレクタ５Ｌ２０〜５Ｌ２７からなる初段に於い
て、例えば、３−１セレクタ５Ｌ２７に付加ビットＥＸ
Ｅ、ＢＹ、Ｂ３が入力され、３−１セレクタ５Ｌ２６に
ビットＥＸＢ、Ｂ６．Ｂ２が入力され、３−１セレクタ
５Ｌ２０にビットＢ４、ＢＯ，“０”が入力され、端子
ａ、ｃの何れかが選択された時に、８／２−４ビツトの
シフトが行われる。
て、例えば、３−１セレクタ５Ｌ２７に付加ビットＥＸ
Ｅ、ＢＹ、Ｂ３が入力され、３−１セレクタ５Ｌ２６に
ビットＥＸＢ、Ｂ６．Ｂ２が入力され、３−１セレクタ
５Ｌ２０にビットＢ４、ＢＯ，“０”が入力され、端子
ａ、ｃの何れかが選択された時に、８／２−４ビツトの
シフトが行われる。
又３−１セレクタ５ＬＩＯ〜５Ｌ１７からなる２段目に
於いて、３−１セレクタ５Ｌ１７にビットＥＸＢ、Ｂ７
（又はＢ３）、Ｂ５ （又はＢｌ）が入力され、３
−１セレクタ５Ｌ１６にビットＥＸＢ、Ｂ６ （又はＢ
２）、Ｂ４ （又はＢＯ）が入力され、３−１セレクタ
５ＬＩＯにビットＢ２（又はＢ６）、ＢＯ（又はＢ４）
、“０″が入力され、端子ａ、ｃの何れかが選択された
時に８／４＝２ビツトのシフトが行われる。
於いて、３−１セレクタ５Ｌ１７にビットＥＸＢ、Ｂ７
（又はＢ３）、Ｂ５ （又はＢｌ）が入力され、３
−１セレクタ５Ｌ１６にビットＥＸＢ、Ｂ６ （又はＢ
２）、Ｂ４ （又はＢＯ）が入力され、３−１セレクタ
５ＬＩＯにビットＢ２（又はＢ６）、ＢＯ（又はＢ４）
、“０″が入力され、端子ａ、ｃの何れかが選択された
時に８／４＝２ビツトのシフトが行われる。
又３−１セレクタＳＬＯＯ〜５ＬＯ７からなる終段に於
いて、例えば、３−１セレクタＳＬＯ７にビットＥＸＢ
、Ｂ７ （又はＢ３．Ｂ５．Ｂｌ）、Ｂ６ （又はＢ
２．Ｂ４．ＢＯ）が入力され、３−１セレクタ５ＬＯ６
にビットＢ７（又はＢ３゜Ｂ５．Ｂｌ）、Ｂ６ （又
はＢ２．Ｂ４．ＢＯ）。
いて、例えば、３−１セレクタＳＬＯ７にビットＥＸＢ
、Ｂ７ （又はＢ３．Ｂ５．Ｂｌ）、Ｂ６ （又はＢ
２．Ｂ４．ＢＯ）が入力され、３−１セレクタ５ＬＯ６
にビットＢ７（又はＢ３゜Ｂ５．Ｂｌ）、Ｂ６ （又
はＢ２．Ｂ４．ＢＯ）。
Ｂ５（又はＢｌ、Ｂ３．Ｂ７）が入力され、前述と同様
にして８／８＝ １ビツトのシフトが行われる。従って
、７ビツトの左方向シフトを行った時は、入力ビッ１−
ＢＯは出力ビットＸ７の位置にシフトされ、出力ビット
Ｘ６〜ＸＯは総て“０”となる。
にして８／８＝ １ビツトのシフトが行われる。従って
、７ビツトの左方向シフトを行った時は、入力ビッ１−
ＢＯは出力ビットＸ７の位置にシフトされ、出力ビット
Ｘ６〜ＸＯは総て“０”となる。
制御信号ａｏ、ａｌ、ａ２は右方向シフト、ｂＯ，ｂｌ
、ｂ２はシフトせずに通過、ｃＱ、ｃｌ、ｃ２は左方向
シフトを示し、３ビツト構成により０〜７ビツトのシフ
トの制御が行われる。
、ｂ２はシフトせずに通過、ｃＱ、ｃｌ、ｃ２は左方向
シフトを示し、３ビツト構成により０〜７ビツトのシフ
トの制御が行われる。
前述の第４図に示す従来例は、ビット数をｎとすると、
ｎビットから１ビツトを選択出力するｎ−１セレクタを
ｎ個設ける必要があり、且つｎ−１セレクタはｎ個のア
ンド回路から構成されるから、回路規模が比較的太き（
なり、ｎ＝８程度が限界である。従って、演算制御の向
上の為に、データのビット数を更に多くした場合には、
回路規模が飛躍的に増大し、集積回路化は困難となる欠
点があった。
ｎビットから１ビツトを選択出力するｎ−１セレクタを
ｎ個設ける必要があり、且つｎ−１セレクタはｎ個のア
ンド回路から構成されるから、回路規模が比較的太き（
なり、ｎ＝８程度が限界である。従って、演算制御の向
上の為に、データのビット数を更に多くした場合には、
回路規模が飛躍的に増大し、集積回路化は困難となる欠
点があった。
又前述の第５図に示す従来例は、ビット数をｎとすると
、３−１セレクタからなる段をｌｏｇｚｎ設けるもので
、８ビツトの場合は、図示のように３段となる。そして
、初段ではｎ ／ ２ビツトのシフト、次段ではｎ ／
４ビツトのシフトをそれぞれ行わせ、終段ではｎ ／
ｎビットのシフトを行わせる構成とするものであり、
ｎ−１セレクタに比較して３−１セレクタは構成が簡単
となるとしても、ビット数ｎが多くなると、それらの制
御が複雑となる欠点があった。
、３−１セレクタからなる段をｌｏｇｚｎ設けるもので
、８ビツトの場合は、図示のように３段となる。そして
、初段ではｎ ／ ２ビツトのシフト、次段ではｎ ／
４ビツトのシフトをそれぞれ行わせ、終段ではｎ ／
ｎビットのシフトを行わせる構成とするものであり、
ｎ−１セレクタに比較して３−１セレクタは構成が簡単
となるとしても、ビット数ｎが多くなると、それらの制
御が複雑となる欠点があった。
本発明は、ビット数が多い場合でも比較的簡単な構成で
任意ビット数のシフトが可能となり、且つ集積回路化も
容易となるようにすることを目的とするものである。
任意ビット数のシフトが可能となり、且つ集積回路化も
容易となるようにすることを目的とするものである。
本発明のバレルシフタは、構成がＷｉ車な２−１セレク
タを用いて構成するものであり、第１図を参照して説明
する。制御信号ＤＩＲＯにより入力ビン）Ｂ Ｏ−Ｂ
（ｎ −１）の位置を逆転するか否かを制御する第１の
ビット逆転部１と、その出力ビットについてシフト制御
信号ＳＨＯ＝ＳＨ（ｍ−１）により各シフト段対応にｎ
／ ２〜ｎ ／ ｎビットのシフトを行うか否かを制
御するシフト部２と、制御信号ＤＩＲＩによりシフト部
２の出力ビットの位置を逆転するか否かを制御する第２
のビット逆転部３とを備え、第１．第２のビット逆転部
１．３及びシフト部２の各シフト段を、それぞれビット
数に対応した数の２−１セレクタ４によって構成したも
のである。
タを用いて構成するものであり、第１図を参照して説明
する。制御信号ＤＩＲＯにより入力ビン）Ｂ Ｏ−Ｂ
（ｎ −１）の位置を逆転するか否かを制御する第１の
ビット逆転部１と、その出力ビットについてシフト制御
信号ＳＨＯ＝ＳＨ（ｍ−１）により各シフト段対応にｎ
／ ２〜ｎ ／ ｎビットのシフトを行うか否かを制
御するシフト部２と、制御信号ＤＩＲＩによりシフト部
２の出力ビットの位置を逆転するか否かを制御する第２
のビット逆転部３とを備え、第１．第２のビット逆転部
１．３及びシフト部２の各シフト段を、それぞれビット
数に対応した数の２−１セレクタ４によって構成したも
のである。
ビット逆転部１．３は、ビット位置を逆転させるもので
、最上位ビットを最下位ビット位置に、最上位から２番
目のビットを最下位から２番目のビット位置に、最上位
から３番目のビットを最下位から３番目のビット位置に
変更し、以下同様に各ビット位置を逆転させるものであ
り、制御信号ＤＩＲＯ，’ＤＩＲＩにより逆転するか否
かが制御される。
、最上位ビットを最下位ビット位置に、最上位から２番
目のビットを最下位から２番目のビット位置に、最上位
から３番目のビットを最下位から３番目のビット位置に
変更し、以下同様に各ビット位置を逆転させるものであ
り、制御信号ＤＩＲＯ，’ＤＩＲＩにより逆転するか否
かが制御される。
シフト部２は、ビット数ｎに対して＃ｏｇ２ｎの段数の
シフト段から構成され、シフト制御信号によって各シフ
ト段に於けるシフトを行うか否かが制御される。このシ
フト部２は一方向のシフトを行う構成としているから、
例えば、右方向のシフトを行う構成とした場合に、右方
向に所定ビット数のシフトを行う時は、第１．第２のビ
ット逆転部１．３は、ビット位置の逆転を行わず、恰も
シフト部２のみからなる構成として動作し、右方向に所
定ビット数シフトした出力ビソトＸ０−Ｘ（ｎ−１）と
なる。
シフト段から構成され、シフト制御信号によって各シフ
ト段に於けるシフトを行うか否かが制御される。このシ
フト部２は一方向のシフトを行う構成としているから、
例えば、右方向のシフトを行う構成とした場合に、右方
向に所定ビット数のシフトを行う時は、第１．第２のビ
ット逆転部１．３は、ビット位置の逆転を行わず、恰も
シフト部２のみからなる構成として動作し、右方向に所
定ビット数シフトした出力ビソトＸ０−Ｘ（ｎ−１）と
なる。
又左方向に所定ビット数のシフトを行う時は、第１．第
２のビット逆転部１．３に於いてビット位置の逆転を行
う。即ち、入力ビン）ＢＯ−Ｂ（ｎ−１）の位置を逆転
して、Ｂ（ｎ−１）〜ＢＯの順序として、それをシフト
部２に於いて右方向にシフトした後、再びビット位置を
逆転すると、左方向に所定ビット数シフトした出力ビッ
トＸＯ〜Ｘ（ｎ−１）となる。
２のビット逆転部１．３に於いてビット位置の逆転を行
う。即ち、入力ビン）ＢＯ−Ｂ（ｎ−１）の位置を逆転
して、Ｂ（ｎ−１）〜ＢＯの順序として、それをシフト
部２に於いて右方向にシフトした後、再びビット位置を
逆転すると、左方向に所定ビット数シフトした出力ビッ
トＸＯ〜Ｘ（ｎ−１）となる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の実施例のブロック図であり、入力ビツ
ト数を８とした場合について示すものである。同図に於
いて、１．３は第１及び第２のビット逆転部、２はシフ
ト部、ＳＯＯ〜３０７．Ｓ１０ ＮＳＬ？、Ｓ２０〜Ｓ
２７．５３０−３３７、Ｓ４０〜Ｓ４７は２ビツトから
１ビツトを選択出力する２−１セレクタ、ＤＩＲＯ，Ｄ
ＩＲＩはビット位置をビット逆転部１．３に於いて逆転
するか否かを制御する制御信号、ＳＨＯ，ＳＨＩ。
ト数を８とした場合について示すものである。同図に於
いて、１．３は第１及び第２のビット逆転部、２はシフ
ト部、ＳＯＯ〜３０７．Ｓ１０ ＮＳＬ？、Ｓ２０〜Ｓ
２７．５３０−３３７、Ｓ４０〜Ｓ４７は２ビツトから
１ビツトを選択出力する２−１セレクタ、ＤＩＲＯ，Ｄ
ＩＲＩはビット位置をビット逆転部１．３に於いて逆転
するか否かを制御する制御信号、ＳＨＯ，ＳＨＩ。
ＳＨ２はシフト段対応のシフト制御信号、ＥＸＥは符号
ビット又は“０”の付加ビットである。
ビット又は“０”の付加ビットである。
２−１セレクタは、トランファ・ゲートにより構成する
ことができ、入力された２ビツトのうち制御信号の“１
″、“０”に対応した１ビツトを選択出力するものであ
り、筒車な構成であると共に、二者択一動作を行うもの
であるから、制御も簡単となる。
ことができ、入力された２ビツトのうち制御信号の“１
″、“０”に対応した１ビツトを選択出力するものであ
り、筒車な構成であると共に、二者択一動作を行うもの
であるから、制御も簡単となる。
第１のビット逆転部１に於いては、２−１セレクタＳＯ
Ｏに最下位ビットＢＯと最上位ビットＢ７とが入力され
、２−１セレクタＳｏｌに最下位から２番目のビットＢ
１と最上位から２番目のビットＢ６とが入力される。他
の２−１セレクタについても同様にして、ビット位置を
逆転する為のビットが入力される。そして、制御信号Ｄ
ＩＲＯが“０”の場合は、０端子の入力が選択出力され
るので、ビット逆転は行われず、“１″の場合は１端子
の入力が選択出力されるので、ビット逆転が行われる。
Ｏに最下位ビットＢＯと最上位ビットＢ７とが入力され
、２−１セレクタＳｏｌに最下位から２番目のビットＢ
１と最上位から２番目のビットＢ６とが入力される。他
の２−１セレクタについても同様にして、ビット位置を
逆転する為のビットが入力される。そして、制御信号Ｄ
ＩＲＯが“０”の場合は、０端子の入力が選択出力され
るので、ビット逆転は行われず、“１″の場合は１端子
の入力が選択出力されるので、ビット逆転が行われる。
この第１のビット逆転部ｌの出力ビットが入力されるシ
フト部２は、２−１セレクタＳＩＯ〜Ｓ１７により初段
のシフト段が構成され、このシフト段は、ｎ ／ ２ビ
ツトのシフト、即ち、４ビツトのシフトを行うものであ
り、例えば、２−１セレクタＳＩＯには、ビット逆転部
１の２−１セレクタＳＯＯ，ＳＯ４の出力ビットが入力
され、２−１セレクタＳ１３には、ビット逆転部１の２
−１セレクタ３０３，３０７の出力ビットが入力され、
２−１セレクタＳ１７には、付加ビットＥＸＢとビット
逆転部１の２−１セレクタＳＯ７の出力ビットとが人力
される。即ち、ビット逆転部１の２−１セレクタＳＯ４
〜ＳＯ７の出力ビット４〜７が初段のシフト段の２−１
セレクタＳＩＯ〜Ｓ１３の入力ビツト４〜７となる。
フト部２は、２−１セレクタＳＩＯ〜Ｓ１７により初段
のシフト段が構成され、このシフト段は、ｎ ／ ２ビ
ツトのシフト、即ち、４ビツトのシフトを行うものであ
り、例えば、２−１セレクタＳＩＯには、ビット逆転部
１の２−１セレクタＳＯＯ，ＳＯ４の出力ビットが入力
され、２−１セレクタＳ１３には、ビット逆転部１の２
−１セレクタ３０３，３０７の出力ビットが入力され、
２−１セレクタＳ１７には、付加ビットＥＸＢとビット
逆転部１の２−１セレクタＳＯ７の出力ビットとが人力
される。即ち、ビット逆転部１の２−１セレクタＳＯ４
〜ＳＯ７の出力ビット４〜７が初段のシフト段の２−１
セレクタＳＩＯ〜Ｓ１３の入力ビツト４〜７となる。
この初段のシフト段に於いては、シフト制御信号ＳＨ２
が１″の時に、２−１セレクタ３１４〜Ｓ１７からそれ
ぞれ付加ピッ１−ＥＸＢが出力され、２−１セレクタＳ
ＩＯ〜Ｓ１３から、ビット逆転部１の２−１セレクタＳ
Ｏ４〜ＳＯ７の出力ビットが出力される。従って、４ビ
・７トシフトされ、その先頭に４ビツト分の付加ピッ１
−ＥＸＥが付加されて出力される。
が１″の時に、２−１セレクタ３１４〜Ｓ１７からそれ
ぞれ付加ピッ１−ＥＸＢが出力され、２−１セレクタＳ
ＩＯ〜Ｓ１３から、ビット逆転部１の２−１セレクタＳ
Ｏ４〜ＳＯ７の出力ビットが出力される。従って、４ビ
・７トシフトされ、その先頭に４ビツト分の付加ピッ１
−ＥＸＥが付加されて出力される。
又２−１セレクタ５２０−５２７により次段のシフト段
が構成され、このシフト段はｎ ／ ４ビ・ノドのシフ
ト、即ち、２ビツトのシフトを行うものであり、上位ビ
ット側の２−１セレクタ８２６゜Ｓ２７には、２−１セ
レクタ３１６，３１７の出力ビッ、トと付加ビットＥＸ
Ｅとが入力され、２−１セレクタ３２０−３２５には２
−１セレクタ８１０〜５１５の出力ビットと、２ビツト
分ずれた２−１セレクタ５１２〜５１７の出力ビット２
〜７とが人力される。
が構成され、このシフト段はｎ ／ ４ビ・ノドのシフ
ト、即ち、２ビツトのシフトを行うものであり、上位ビ
ット側の２−１セレクタ８２６゜Ｓ２７には、２−１セ
レクタ３１６，３１７の出力ビッ、トと付加ビットＥＸ
Ｅとが入力され、２−１セレクタ３２０−３２５には２
−１セレクタ８１０〜５１５の出力ビットと、２ビツト
分ずれた２−１セレクタ５１２〜５１７の出力ビット２
〜７とが人力される。
そして、シフト制御信号ＳＨＩが“１”の時に、２−１
セレクタＳ２６．Ｓ２７から付加ビットＥＸＥ、２−１
セレクタＳ２０〜Ｓ２５から２−１セレクタ３１２〜５
１７の出力ビット２〜７が出力される。
セレクタＳ２６．Ｓ２７から付加ビットＥＸＥ、２−１
セレクタＳ２０〜Ｓ２５から２−１セレクタ３１２〜５
１７の出力ビット２〜７が出力される。
又２−１セレクタＳ３０〜Ｓ３７により終段のシフト段
が構成され、このシフト段はｎ ／ ｎビットのシフト
、即ち、１ビツトのシフトを行うものであり、上位ビッ
ト側の２−１セレクタＳ３７には、付加ビットＥＸＢと
２−１セレクタＳ２７の出力ビット７とが入力され、他
の２−１セレクタ３３０〜３３６には、２−１セレクタ
３２０〜Ｓ２６の出力ビットと、１ビツト分ずれた２−
１セレクタ５２１−３２７の出力ビット１〜７とが入力
される。・ シフト制御信号ＳＨＯが“１”の時に、２−１セレクタ
Ｓ３７から付加ピッ１−ＥＸＢが出力され、２−１セレ
クタ３３０〜３３６から２−１セレクタ３２１〜Ｓ２７
の出力ビット１〜７が出力される。
が構成され、このシフト段はｎ ／ ｎビットのシフト
、即ち、１ビツトのシフトを行うものであり、上位ビッ
ト側の２−１セレクタＳ３７には、付加ビットＥＸＢと
２−１セレクタＳ２７の出力ビット７とが入力され、他
の２−１セレクタ３３０〜３３６には、２−１セレクタ
３２０〜Ｓ２６の出力ビットと、１ビツト分ずれた２−
１セレクタ５２１−３２７の出力ビット１〜７とが入力
される。・ シフト制御信号ＳＨＯが“１”の時に、２−１セレクタ
Ｓ３７から付加ピッ１−ＥＸＢが出力され、２−１セレ
クタ３３０〜３３６から２−１セレクタ３２１〜Ｓ２７
の出力ビット１〜７が出力される。
シフト制御信号ＳＨＯ，ＳＨ１，５）４２が総て“１”
であると、７ビツトのシフトを行うことになり、ビット
逆転部１でビット位置を逆転しない場合、入力ビットＢ
７は、２−１セレクタＳ１３．３２１．Ｓ３０を介して
最下位ビット位置に出力され、それより上位ビット位置
には付加ビットＥＸＢが出力される。又シフト制御信号
ＳＨＯ。
であると、７ビツトのシフトを行うことになり、ビット
逆転部１でビット位置を逆転しない場合、入力ビットＢ
７は、２−１セレクタＳ１３．３２１．Ｓ３０を介して
最下位ビット位置に出力され、それより上位ビット位置
には付加ビットＥＸＢが出力される。又シフト制御信号
ＳＨＯ。
ＳＨＩが“１″で、ＳＨ２が０゛の場合は、３ビツトの
シフトを行うことになり、ビット逆転部１でビット位置
を逆転しない場合、入力ビットＢ７は、２−１セレクタ
３１７．Ｓ２５．Ｓ３４を介して出力され、又入力ビツ
トＢ３は、２−１セレクタ３１３．Ｓ２１．３３０を介
して最下位ビット位置に出力され、２−１セレクタ３３
５〜Ｓ３７から付加ビットＥＸＢが出力される。
シフトを行うことになり、ビット逆転部１でビット位置
を逆転しない場合、入力ビットＢ７は、２−１セレクタ
３１７．Ｓ２５．Ｓ３４を介して出力され、又入力ビツ
トＢ３は、２−１セレクタ３１３．Ｓ２１．３３０を介
して最下位ビット位置に出力され、２−１セレクタ３３
５〜Ｓ３７から付加ビットＥＸＢが出力される。
第２のビット逆転部３は２−１セレクタ３４０〜Ｓ４７
により構成され、第１のビット逆転部１と同様に、制御
信号ＤＩＲＩによってビット位置を逆転するか否かが制
御される。即ち、制御信号ＤＩＲＩが“０″の場合、２
−１セレクタＳ４０〜Ｓ４７の０端子が選択されるので
、ビット位置の逆転は行われず、“１”の場合、１端子
が選択されるので、２−１セレクタＳ３７の出力ビット
７は、２−１セレクタ３４０から最下位ビットＸＯとし
て出力され、２−１セレクタ３３０の出力ビット０は、
２−１セレクタＳ４７から最上位ビットＸ７として出力
される。
により構成され、第１のビット逆転部１と同様に、制御
信号ＤＩＲＩによってビット位置を逆転するか否かが制
御される。即ち、制御信号ＤＩＲＩが“０″の場合、２
−１セレクタＳ４０〜Ｓ４７の０端子が選択されるので
、ビット位置の逆転は行われず、“１”の場合、１端子
が選択されるので、２−１セレクタＳ３７の出力ビット
７は、２−１セレクタ３４０から最下位ビットＸＯとし
て出力され、２−１セレクタ３３０の出力ビット０は、
２−１セレクタＳ４７から最上位ビットＸ７として出力
される。
第１及び第２のビット逆転部１，３及びシフト部２の各
シフト段を構成する２−１セレクタは、前述のように簡
単な構成となるから、高速動作化することが容易であり
、従って、シフト段を多数縦続接続した場合でも、１マ
シンサイクルで所望のビット数のシフトが可能となる。
シフト段を構成する２−１セレクタは、前述のように簡
単な構成となるから、高速動作化することが容易であり
、従って、シフト段を多数縦続接続した場合でも、１マ
シンサイクルで所望のビット数のシフトが可能となる。
又ビット逆転部１．３を制御することにより、任意の方
向にシフトして出力することができる。
向にシフトして出力することができる。
又データが１６ビツト構成の場合は、１６個の２−１セ
レクタにより、それぞれビット逆転部１．３とシフト部
２の各シフト段とを構成し、そのシフト段を４段（ｌｏ
ｇｚ １６ ＝ ４）とすれば良いことになる。又３２
ビツト構成の場合は、王手二個の２−１セレクタにより
それぞれビット逆転部１．３とシフト段２の各シフト段
とを構成し、そのシフト段を５段（βＯｇｚ３２＝５）
とすれば良いことになる。
レクタにより、それぞれビット逆転部１．３とシフト部
２の各シフト段とを構成し、そのシフト段を４段（ｌｏ
ｇｚ １６ ＝ ４）とすれば良いことになる。又３２
ビツト構成の場合は、王手二個の２−１セレクタにより
それぞれビット逆転部１．３とシフト段２の各シフト段
とを構成し、そのシフト段を５段（βＯｇｚ３２＝５）
とすれば良いことになる。
第３図は本発明の詳細な説明図であり、１０は第２図に
ついて説明したバレルシフタ、１１はレジスタ、１２は
セレクタ、１３．１４はインバータ、１５はアンド回路
である。又ＤＩＲはシフト方向“を定める制御信号で、
例えば、右方向シフトを“０″、左方向シフトを“１″
とするものである。又ＳＡＬは算術シフトか論理シフト
かを定める制御信号で、算術シフトの時に“０”、論理
シフトの時に６１″となる。又ＳＨＯ〜ＳＨ（ｍ−１）
はシフト制御信号である。
ついて説明したバレルシフタ、１１はレジスタ、１２は
セレクタ、１３．１４はインバータ、１５はアンド回路
である。又ＤＩＲはシフト方向“を定める制御信号で、
例えば、右方向シフトを“０″、左方向シフトを“１″
とするものである。又ＳＡＬは算術シフトか論理シフト
かを定める制御信号で、算術シフトの時に“０”、論理
シフトの時に６１″となる。又ＳＨＯ〜ＳＨ（ｍ−１）
はシフト制御信号である。
レジスタ１１にｎビットＢＯ〜Ｂ（ｎ−１）のデータが
セントされて、算術布３ビットシフトを行う場合、制御
信号ＤＩＲは“０”、制御信号ＳＡＬは“０”、シフト
制御信号ＳＨＯ，ＳＨＩは１″、他のシフト制御信号Ｓ
Ｈ２〜ＳＨ（ｍ−１）は“０”となる。制御信号ＤＩＲ
はバレルシフタ１０の制御信号ＤＩＲＯ，ＤＩＲＩ
（第２図参照）となり、′０”であるから、ビット逆転
は行われない。又インバータ１３．１４の出力が共に“
１″となるから、アンド回路１５を介して最上位とフト
Ｂ（ｎ−１）が付加ビットＥＸＢとしてバレルシフタ１
０に加えられ、その最上位ビットＢ （ｎ−１）は符号
ビットであるから、セレクタ１２を介して最上位ビット
Ｘ（ｎ−１）とじて出力される。
セントされて、算術布３ビットシフトを行う場合、制御
信号ＤＩＲは“０”、制御信号ＳＡＬは“０”、シフト
制御信号ＳＨＯ，ＳＨＩは１″、他のシフト制御信号Ｓ
Ｈ２〜ＳＨ（ｍ−１）は“０”となる。制御信号ＤＩＲ
はバレルシフタ１０の制御信号ＤＩＲＯ，ＤＩＲＩ
（第２図参照）となり、′０”であるから、ビット逆転
は行われない。又インバータ１３．１４の出力が共に“
１″となるから、アンド回路１５を介して最上位とフト
Ｂ（ｎ−１）が付加ビットＥＸＢとしてバレルシフタ１
０に加えられ、その最上位ビットＢ （ｎ−１）は符号
ビットであるから、セレクタ１２を介して最上位ビット
Ｘ（ｎ−１）とじて出力される。
従って、レジスタ１１からのｎビットＢＯ−Ｂ（ｎ−１
）は、バレルシフタ１０に於いて３ビツト右方向にシフ
トされて出力され、符号ビットは先頭に付加されると共
に、右方向にシフトされた分が付加される。
）は、バレルシフタ１０に於いて３ビツト右方向にシフ
トされて出力され、符号ビットは先頭に付加されると共
に、右方向にシフトされた分が付加される。
又算術左５ビットシフトを行う場合、制御信号ＤＩＲは
１”、制御信号ＳＡＬは１０”、シフト制御信号ＳＨＯ
，ＳＨ２は１１″、その他のシフト制御信号ＳＨ１，Ｓ
Ｈ３〜ＳＨ（ｍ−１）は“０”となる。従って、レジス
タ１１からのｎピッ）ＢＯ〜Ｂ（ｎ−１）の位置が逆転
され、５ビツトの右方向のシフトが行われた後、再びビ
ット位置が逆転されて出力される。そして、インバータ
１３の出力が“０”となるから、付加とットＥ、ＸＢは
“０”となり、右方向にシフトされた５ビツト分につい
てこの“０”が付加され、ビット位置が逆転されること
により、下位ビット側にこの“０”が付加された出力と
なる。又レジスタ１１の最上位ビットＢ （ｎ−１）の
符号ビットは、セレクタ１２を介して出力される。
１”、制御信号ＳＡＬは１０”、シフト制御信号ＳＨＯ
，ＳＨ２は１１″、その他のシフト制御信号ＳＨ１，Ｓ
Ｈ３〜ＳＨ（ｍ−１）は“０”となる。従って、レジス
タ１１からのｎピッ）ＢＯ〜Ｂ（ｎ−１）の位置が逆転
され、５ビツトの右方向のシフトが行われた後、再びビ
ット位置が逆転されて出力される。そして、インバータ
１３の出力が“０”となるから、付加とットＥ、ＸＢは
“０”となり、右方向にシフトされた５ビツト分につい
てこの“０”が付加され、ビット位置が逆転されること
により、下位ビット側にこの“０”が付加された出力と
なる。又レジスタ１１の最上位ビットＢ （ｎ−１）の
符号ビットは、セレクタ１２を介して出力される。
又論理布２ビットシフトを行う場合、制御信号ＤＩＲは
０″、制御信号ＳＡＬは“１″、シフト制御信号ＳＨＩ
は“１”、その他のシフト制御信号ＳＨＯ，ＳＨ２〜Ｓ
Ｈ（ｍ−１）は“θ″となる。従って、レジスタ１１か
らのｎビットＢＯ〜Ｂ（ｎ−１）の位置は逆転されず、
右方向に３ビツトシフトされて出力される。又セレクタ
１２からは、バレルシフタ１０の最上位出力ピッ）ＭＳ
Ｂが選択出力されて最上位ピッ）Ｘ （ｎ−１）となる
。又付加ビットＥＸＢは“０”となる。
０″、制御信号ＳＡＬは“１″、シフト制御信号ＳＨＩ
は“１”、その他のシフト制御信号ＳＨＯ，ＳＨ２〜Ｓ
Ｈ（ｍ−１）は“θ″となる。従って、レジスタ１１か
らのｎビットＢＯ〜Ｂ（ｎ−１）の位置は逆転されず、
右方向に３ビツトシフトされて出力される。又セレクタ
１２からは、バレルシフタ１０の最上位出力ピッ）ＭＳ
Ｂが選択出力されて最上位ピッ）Ｘ （ｎ−１）となる
。又付加ビットＥＸＢは“０”となる。
従って、算術右シフトの場合は、符号ビットが伸張され
、その他のシフトの場合は、“θ″が伸張されることに
なる。又制御信号ＤＩＲＯ，ＤＩＲ１を独立に加えるこ
とにより、ビットリバース処理も可能となる。
、その他のシフトの場合は、“θ″が伸張されることに
なる。又制御信号ＤＩＲＯ，ＤＩＲ１を独立に加えるこ
とにより、ビットリバース処理も可能となる。
以上説明したように、本発明は、第１と第２とのビット
逆転部１．３とシフト部２の各シフト段とを、２−１セ
レクタ４によって構成したものであり、２−１セレクタ
４は構成が簡単で且つ高速動作が可能であるから、演算
精度の向上の為にビット数を増加した場合でも、１マシ
ンサイクルで任意ビット数のシフトを行うバレルシフタ
を、比較的簡単な構成で実現することができ、且つその
制御も簡単となる。従って、処理と・７ト数が大きい場
合でも集積回路化が容易となる利点がある。
逆転部１．３とシフト部２の各シフト段とを、２−１セ
レクタ４によって構成したものであり、２−１セレクタ
４は構成が簡単で且つ高速動作が可能であるから、演算
精度の向上の為にビット数を増加した場合でも、１マシ
ンサイクルで任意ビット数のシフトを行うバレルシフタ
を、比較的簡単な構成で実現することができ、且つその
制御も簡単となる。従って、処理と・７ト数が大きい場
合でも集積回路化が容易となる利点がある。
又シフト部２は、一方向にのみシフトを行う構成として
構成の簡単化並びに制御の簡単化を図るものであるが、
ビット逆転部１，３を制御することにより、任意の方向
のシフト結果を出力することができるものである。そし
て、そのビット逆転部１，３０選択制御にり、ビットリ
バース処理も節単に可能となる利点がある。
構成の簡単化並びに制御の簡単化を図るものであるが、
ビット逆転部１，３を制御することにより、任意の方向
のシフト結果を出力することができるものである。そし
て、そのビット逆転部１，３０選択制御にり、ビットリ
バース処理も節単に可能となる利点がある。
第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の詳細な説明図、第
４図及び第５図は従来例の要部ブロック図である。 １．３は第１及び第２のビット逆転部、２はシフト部、
４は２−１セレクタ、ＤＩＲＯ，ＤＩＲｌはビット位置
を逆転するか否かを制御する制御信号、ＳＨＯ〜ＳＨ（
ｍ−１）はシフト制御信号、ＢＯ〜Ｂ （ｎ−１＞は入
力ビット、Ｘｏ−Ｘ（ｎ−１）は出力ビットである。
施例のブロック図、第３図は本発明の詳細な説明図、第
４図及び第５図は従来例の要部ブロック図である。 １．３は第１及び第２のビット逆転部、２はシフト部、
４は２−１セレクタ、ＤＩＲＯ，ＤＩＲｌはビット位置
を逆転するか否かを制御する制御信号、ＳＨＯ〜ＳＨ（
ｍ−１）はシフト制御信号、ＢＯ〜Ｂ （ｎ−１＞は入
力ビット、Ｘｏ−Ｘ（ｎ−１）は出力ビットである。
Claims (1)
- 【特許請求の範囲】 全ビットについての位置を逆転するか否かを制御する第
１のビット逆転部（１）と、該第１のビット逆転部（１
）の出力ビットを一方向にシフトするか否かを制御する
複数シフト段からなるシフト部（２）と、該シフト部（
２）の出力ビットについての位置を逆転するか否かを制
御する第２のビット逆転部（３）とを備え、 前記第１及び第２のビット逆転部（１、３）と前記シフ
ト部（２）の各シフト段とを、それぞれビット数に対応
した数の２−１セレクタ（４）により構成した ことを特徴とするバレルシフタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243055A JPS6398729A (ja) | 1986-10-15 | 1986-10-15 | バレルシフタ |
| CA548633A CA1270534C (en) | 1986-10-15 | 1987-10-05 | SHIFT DEVICE |
| US07/108,214 US4829460A (en) | 1986-10-15 | 1987-10-14 | Barrel shifter |
| DE3750945T DE3750945T2 (de) | 1986-10-15 | 1987-10-15 | Multipositionsverschieber. |
| EP87115087A EP0264130B1 (en) | 1986-10-15 | 1987-10-15 | Barrel shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243055A JPS6398729A (ja) | 1986-10-15 | 1986-10-15 | バレルシフタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398729A true JPS6398729A (ja) | 1988-04-30 |
Family
ID=17098134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243055A Pending JPS6398729A (ja) | 1986-10-15 | 1986-10-15 | バレルシフタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4829460A (ja) |
| EP (1) | EP0264130B1 (ja) |
| JP (1) | JPS6398729A (ja) |
| CA (1) | CA1270534C (ja) |
| DE (1) | DE3750945T2 (ja) |
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