JPH0683787A - 並列プロセッサ - Google Patents
並列プロセッサInfo
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- JPH0683787A JPH0683787A JP4237241A JP23724192A JPH0683787A JP H0683787 A JPH0683787 A JP H0683787A JP 4237241 A JP4237241 A JP 4237241A JP 23724192 A JP23724192 A JP 23724192A JP H0683787 A JPH0683787 A JP H0683787A
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Abstract
(57)【要約】
【目的】 シフトレジスタのスイッチ制御回路で２個ず
つ間隔でもスイッチをオンしていくことができるように
し、縦方向の画像データ同士格納されているメモリの位
置を近傍にして、縦方向の画像データ同士の演算を可能
とする。 【構成】 スイッチ制御回路を構成するフリップフロッ
プ２２1 〜２２M/2 及び２４1 〜２４M/2 が設けられ、
これらのフリップフロップからの信号がセレクタ２５1
〜２５M を通じて取り出される。スイッチオン信号入力
端子２１から信号を入力すると、フリップフロップ２２
1 〜２２M/2 が縦続接続されているので、最初にフリッ
プフロップ２２1 から１番目のスイッチ２1 をオンする
スイッチ制御信号が出力され、次にフリップフロップ２
２2 から３番目のスイッチ２3 をオンするスイッチ制御
信号が出力され、・・・最後にフリップフロップ２２
M/2 からＭ−１番目のスイッチ２M-1 をオンするスイッ
チ制御信号が出力される。
つ間隔でもスイッチをオンしていくことができるように
し、縦方向の画像データ同士格納されているメモリの位
置を近傍にして、縦方向の画像データ同士の演算を可能
とする。 【構成】 スイッチ制御回路を構成するフリップフロッ
プ２２1 〜２２M/2 及び２４1 〜２４M/2 が設けられ、
これらのフリップフロップからの信号がセレクタ２５1
〜２５M を通じて取り出される。スイッチオン信号入力
端子２１から信号を入力すると、フリップフロップ２２
1 〜２２M/2 が縦続接続されているので、最初にフリッ
プフロップ２２1 から１番目のスイッチ２1 をオンする
スイッチ制御信号が出力され、次にフリップフロップ２
２2 から３番目のスイッチ２3 をオンするスイッチ制御
信号が出力され、・・・最後にフリップフロップ２２
M/2 からＭ−１番目のスイッチ２M-1 をオンするスイッ
チ制御信号が出力される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、映像信号のディジタル
処理等に用いられる並列プロセッサに関するものであ
る。
処理等に用いられる並列プロセッサに関するものであ
る。
【０００２】
【従来の技術】映像信号のディジタル処理を行う装置と
して、例えば「ＳＶＰ：ＳＥＲＩＡＬＶＩＤＥＯ ＰＲ
ＯＣＥＳＳＯＲ／Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅＩＥＥＥ １９９０ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡ
ＴＥＤ ＣＩＲＣＵＩＴＳＣＯＮＦＥＲＥＮＣＥ／Ｐ．
１７．３．１〜４」に示される装置が知られている。
して、例えば「ＳＶＰ：ＳＥＲＩＡＬＶＩＤＥＯ ＰＲ
ＯＣＥＳＳＯＲ／Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅＩＥＥＥ １９９０ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡ
ＴＥＤ ＣＩＲＣＵＩＴＳＣＯＮＦＥＲＥＮＣＥ／Ｐ．
１７．３．１〜４」に示される装置が知られている。
【０００３】この装置は具体的には例えば図７に示すよ
うな並列プロセッサで構成されている。
うな並列プロセッサで構成されている。
【０００４】すなわち図において、例えば各画素がそれ
ぞれ複数ビットで構成される映像信号がワード（画素）
シリアルで入力端子１に供給され、１水平期間（１Ｈ）
分の容量（Ｍ）を有する入力用シフトレジスタ（シリア
ル／パラレル変換器）内のＭ個のレジスタ（Ｒ）３1 〜
３M にそれぞれスイッチ２1 〜２M を通じて格納され
る。この入力用シフトレジスタ内のレジスタ３1 〜３M
がそれぞれＭ個の入力側メモリ４1 〜４M に接続されて
いる。
ぞれ複数ビットで構成される映像信号がワード（画素）
シリアルで入力端子１に供給され、１水平期間（１Ｈ）
分の容量（Ｍ）を有する入力用シフトレジスタ（シリア
ル／パラレル変換器）内のＭ個のレジスタ（Ｒ）３1 〜
３M にそれぞれスイッチ２1 〜２M を通じて格納され
る。この入力用シフトレジスタ内のレジスタ３1 〜３M
がそれぞれＭ個の入力側メモリ４1 〜４M に接続されて
いる。
【０００５】またＭ個の演算回路６1 〜６M には、それ
ぞれ対応する入力側メモリ４1 〜４ M とその両隣の入力
側メモリからのデータがセレクタ（ＳＥＬ）５1 〜５M
を介して供給され、さらにＭ個ある出力側メモリ８1 〜
８M の内それぞれ対応する出力側メモリ８1 〜８M とそ
の両隣の出力側メモリからのデータもセレクタ（ＳＥ
Ｌ）７1 〜７M を介して供給される。
ぞれ対応する入力側メモリ４1 〜４ M とその両隣の入力
側メモリからのデータがセレクタ（ＳＥＬ）５1 〜５M
を介して供給され、さらにＭ個ある出力側メモリ８1 〜
８M の内それぞれ対応する出力側メモリ８1 〜８M とそ
の両隣の出力側メモリからのデータもセレクタ（ＳＥ
Ｌ）７1 〜７M を介して供給される。
【０００６】さらに各演算回路６1 〜６M からの出力結
果は、入力側メモリ４1 〜４M あるいは出力側メモリ８
1 〜８M に書き込まれる。
果は、入力側メモリ４1 〜４M あるいは出力側メモリ８
1 〜８M に書き込まれる。
【０００７】また各出力側メモリ８1 〜８M がそれぞれ
出力用シフトレジスタ（パラレル／シリアル変換器）内
のＭ個のレジスタ（Ｒ）９1 〜９M に接続されている。
そしてこの出力用シフトレジスタ内のレジスタ９1 〜９
M からそれぞれスイッチ１０ 1 〜１０M を通じて、例え
ば各画素がそれぞれ複数ビットで構成される演算処理さ
れた映像信号がワード（画素）シリアルで出力端子１１
に出力される。
出力用シフトレジスタ（パラレル／シリアル変換器）内
のＭ個のレジスタ（Ｒ）９1 〜９M に接続されている。
そしてこの出力用シフトレジスタ内のレジスタ９1 〜９
M からそれぞれスイッチ１０ 1 〜１０M を通じて、例え
ば各画素がそれぞれ複数ビットで構成される演算処理さ
れた映像信号がワード（画素）シリアルで出力端子１１
に出力される。
【０００８】従ってこの装置において、水平期間毎に入
力用シフトレジスタ内のレジスタ３ 1 〜３M に供給され
た映像信号の各画素のデータは、その後の水平ブランキ
ング期間内に入力側メモリ４1 〜４M に書き込まれる。
この入力側メモリ４1 〜４Mに書き込まれたデータが次
の１水平期間の間に演算回路６1 〜６M に供給され、演
算処理された値が出力側メモリ８1 〜８M に書き込まれ
る。そしてその後の水平ブランキング期間内に、出力側
メモリ８1 〜８M のデータが出力用シフトレジスタ内の
レジスタ９1 〜９M に書き込まれ、各水平期間毎に演算
処理された映像信号が取り出される。このようにして例
えば映像信号のディジタル処理が行われる。
力用シフトレジスタ内のレジスタ３ 1 〜３M に供給され
た映像信号の各画素のデータは、その後の水平ブランキ
ング期間内に入力側メモリ４1 〜４M に書き込まれる。
この入力側メモリ４1 〜４Mに書き込まれたデータが次
の１水平期間の間に演算回路６1 〜６M に供給され、演
算処理された値が出力側メモリ８1 〜８M に書き込まれ
る。そしてその後の水平ブランキング期間内に、出力側
メモリ８1 〜８M のデータが出力用シフトレジスタ内の
レジスタ９1 〜９M に書き込まれ、各水平期間毎に演算
処理された映像信号が取り出される。このようにして例
えば映像信号のディジタル処理が行われる。
【０００９】またこの装置において、入力側メモリ４1
〜４M 及び出力側メモリ８1 〜８Mのアドレスを制御す
るためのアドレスデコーダ１２と、演算回路６1 〜６M
での演算を制御するため及びセレクタ５1 〜５M 、７1
〜７M を制御するための演算制御回路１３は、それぞれ
１つのみであり、Ｍ個全ての入力側、出力側メモリ及び
演算回路に共通のものである。
〜４M 及び出力側メモリ８1 〜８Mのアドレスを制御す
るためのアドレスデコーダ１２と、演算回路６1 〜６M
での演算を制御するため及びセレクタ５1 〜５M 、７1
〜７M を制御するための演算制御回路１３は、それぞれ
１つのみであり、Ｍ個全ての入力側、出力側メモリ及び
演算回路に共通のものである。
【００１０】すなわち図７の装置は、ＳＩＭＤ（Ｓｉｎ
ｇｌｅ ＩｎｓｔｒｕｃｔｉｏｎＭｕｌｔｉｐｌｅ Ｄ
ａｔａ）方式である。ビデオ信号処理においては全ての
画素に対して同じ演算処理をすることが多いので、全て
の演算回路に同一の処理命令を与えるＳＩＭＤ方式で充
分に対応でき不便はない。そしてＳＩＭＤ方式ならば制
御回路は１つで済み回路規模が小さくなるという利点が
ある。
ｇｌｅ ＩｎｓｔｒｕｃｔｉｏｎＭｕｌｔｉｐｌｅ Ｄ
ａｔａ）方式である。ビデオ信号処理においては全ての
画素に対して同じ演算処理をすることが多いので、全て
の演算回路に同一の処理命令を与えるＳＩＭＤ方式で充
分に対応でき不便はない。そしてＳＩＭＤ方式ならば制
御回路は１つで済み回路規模が小さくなるという利点が
ある。
【００１１】この装置において、セレクタ５1 〜５M 、
７1 〜７M の制御により、ｍ番目の演算回路６m は、ｍ
番目の入力側メモリ４m と出力側メモリ８m 内に格納さ
れているデータ（１水平期間（１Ｈ）分の映像信号の内
ｍ番目の画素データ）の演算のみならず、その両隣のデ
ータ（ｍ−１番目とｍ＋１番目の画素データ）との演算
も可能としている。
７1 〜７M の制御により、ｍ番目の演算回路６m は、ｍ
番目の入力側メモリ４m と出力側メモリ８m 内に格納さ
れているデータ（１水平期間（１Ｈ）分の映像信号の内
ｍ番目の画素データ）の演算のみならず、その両隣のデ
ータ（ｍ−１番目とｍ＋１番目の画素データ）との演算
も可能としている。
【００１２】またｍ−２番目の入力側メモリ４m-2 と出
力側メモリ８m-2 や、ｍ＋２番目の入力側メモリ４m+2
と出力側メモリ８m+2 とも、セレクタ５m 、７m を介し
てｍ番目の演算回路６m に供給することにより、ｍ−２
番目とｍ＋２番目の画素データとの演算も可能となる。
力側メモリ８m-2 や、ｍ＋２番目の入力側メモリ４m+2
と出力側メモリ８m+2 とも、セレクタ５m 、７m を介し
てｍ番目の演算回路６m に供給することにより、ｍ−２
番目とｍ＋２番目の画素データとの演算も可能となる。
【００１３】そこでこの装置において、ｍ−３番目やｍ
＋３番目とのアクセスもセレクタを介して行えるように
すれば、ディジタル信号処理用ＬＳＩとしての処理能力
は増す。しかしながらそのためには、セレクタが複雑に
なり、また配線も増え、回路規模の点から見て実現不可
能である。
＋３番目とのアクセスもセレクタを介して行えるように
すれば、ディジタル信号処理用ＬＳＩとしての処理能力
は増す。しかしながらそのためには、セレクタが複雑に
なり、また配線も増え、回路規模の点から見て実現不可
能である。
【００１４】すなわち従来の装置では、図７に示すよう
なｍ−１番目とｍ番目とｍ＋１番目の入力側メモリ及び
出力側メモリのみとアクセス出来る構成、あるいは、ｍ
−２番目とｍ−１番目とｍ番目とｍ＋１番目とｍ＋２番
目の入力側メモリ及び出力側メモリのみとアクセス出来
る構成のどちらかしか実現できなかった。
なｍ−１番目とｍ番目とｍ＋１番目の入力側メモリ及び
出力側メモリのみとアクセス出来る構成、あるいは、ｍ
−２番目とｍ−１番目とｍ番目とｍ＋１番目とｍ＋２番
目の入力側メモリ及び出力側メモリのみとアクセス出来
る構成のどちらかしか実現できなかった。
【００１５】ところで上述の従来の装置において、入力
用及び出力用シフトレジスタの動作は次のように行われ
ている。すなわち図中のスイッチオン信号入力端子１４
から信号を入力すると、フリップフロップ（Ｆ．Ｆ．）
１５1 〜１５M が縦続接続されているので、最初にフリ
ップフロップ１５1 から１番目のスイッチ２1 をオンに
するスイッチ制御信号が出力され、次にフリップフロッ
プ１５2 から２番目のスイッチスイッチ２2 をオンにす
るスイッチ制御信号が出力され、・・・最後にフリップ
フロップ１５M からＭ番目のスイッチスイッチ２M をオ
ンにするスイッチ制御信号が出力される。
用及び出力用シフトレジスタの動作は次のように行われ
ている。すなわち図中のスイッチオン信号入力端子１４
から信号を入力すると、フリップフロップ（Ｆ．Ｆ．）
１５1 〜１５M が縦続接続されているので、最初にフリ
ップフロップ１５1 から１番目のスイッチ２1 をオンに
するスイッチ制御信号が出力され、次にフリップフロッ
プ１５2 から２番目のスイッチスイッチ２2 をオンにす
るスイッチ制御信号が出力され、・・・最後にフリップ
フロップ１５M からＭ番目のスイッチスイッチ２M をオ
ンにするスイッチ制御信号が出力される。
【００１６】そこで例えば入力端子１から映像信号（Ａ
1,Ａ2,Ａ3,...,ＡM ）がシリアルに供給される。同時
に、スイッチ制御回路（フリップフロップ１５1 〜１５
M ）により１番目から順にＭ番目までスイッチ２1 〜２
M がオンされていき、シリアルに供給されてきた１水平
期間（１Ｈ）分のデータ（映像信号：Ａ1,Ａ2,Ａ3,...,
ＡM の合計Ｍ個）が、１番目のレジスタ３1 から順に格
納されていく。従って続く水平ブランキング期間では、
各レジスタ３1 〜３M には図８のＡに示すようにデータ
（Ａ1,Ａ2,Ａ3,...,ＡM ）が格納されている状態とな
る。
1,Ａ2,Ａ3,...,ＡM ）がシリアルに供給される。同時
に、スイッチ制御回路（フリップフロップ１５1 〜１５
M ）により１番目から順にＭ番目までスイッチ２1 〜２
M がオンされていき、シリアルに供給されてきた１水平
期間（１Ｈ）分のデータ（映像信号：Ａ1,Ａ2,Ａ3,...,
ＡM の合計Ｍ個）が、１番目のレジスタ３1 から順に格
納されていく。従って続く水平ブランキング期間では、
各レジスタ３1 〜３M には図８のＡに示すようにデータ
（Ａ1,Ａ2,Ａ3,...,ＡM ）が格納されている状態とな
る。
【００１７】これらデータは、この水平ブランキング期
間でそれぞれ対応する入力側メモリ４1 〜４M に移され
る。その次のシリアルに供給されてきた１Ｈ分のデータ
（Ｂ 1,Ｂ2,Ｂ3,...,ＢM ）が、１番目のレジスタ３1 か
ら順に格納されていく。従って続く水平ブランキング期
間では、各レジスタ３1 〜３M には図８のＢに示すよう
にデータ（Ｂ1,Ｂ2,Ｂ3,...,ＢM ）が格納されている状
態となる。これらデータは、この水平ブランキング期間
でそれぞれ対応する入力側メモリ４1 〜４M に移され
る。
間でそれぞれ対応する入力側メモリ４1 〜４M に移され
る。その次のシリアルに供給されてきた１Ｈ分のデータ
（Ｂ 1,Ｂ2,Ｂ3,...,ＢM ）が、１番目のレジスタ３1 か
ら順に格納されていく。従って続く水平ブランキング期
間では、各レジスタ３1 〜３M には図８のＢに示すよう
にデータ（Ｂ1,Ｂ2,Ｂ3,...,ＢM ）が格納されている状
態となる。これらデータは、この水平ブランキング期間
でそれぞれ対応する入力側メモリ４1 〜４M に移され
る。
【００１８】そこで例えば縦方向の２タップのフィルタ
計算は、以下のようにして行われる。すなわちｍ（ｍ＝
１〜Ｍ）番目の入力側メモリ４m に上述のようにしてＡ
m とＢm が格納される。これらデータはｍ番目のセレク
タ５m を介してｍ番目の演算回路６m に供給され、フィ
ルタ計算（Ｘm ＝ａ×Ａm ＋ｂ×Ｂm ：ａ, ｂはフィル
タ係数）が演算されて、演算結果Ｘm がｍ番目の出力側
メモリ８m に格納される。
計算は、以下のようにして行われる。すなわちｍ（ｍ＝
１〜Ｍ）番目の入力側メモリ４m に上述のようにしてＡ
m とＢm が格納される。これらデータはｍ番目のセレク
タ５m を介してｍ番目の演算回路６m に供給され、フィ
ルタ計算（Ｘm ＝ａ×Ａm ＋ｂ×Ｂm ：ａ, ｂはフィル
タ係数）が演算されて、演算結果Ｘm がｍ番目の出力側
メモリ８m に格納される。
【００１９】そして結果Ｘm は、続く水平ブランキング
期間に出力用シフトレジスタ内のｍ番目のレジスタ９m
に格納され、さらに次の１水平期間にスイッチ制御回路
（フリップフロップ（Ｆ．Ｆ．）１７1 〜１７M ）によ
り１番目から順にＭ番目までスイッチ１０1 〜１０M が
オンされていき、結果Ｘ1 から結果ＸM まで順にシリア
ルに出力される。このようにして、縦方向の２タップの
フィルタ計算は行われる。
期間に出力用シフトレジスタ内のｍ番目のレジスタ９m
に格納され、さらに次の１水平期間にスイッチ制御回路
（フリップフロップ（Ｆ．Ｆ．）１７1 〜１７M ）によ
り１番目から順にＭ番目までスイッチ１０1 〜１０M が
オンされていき、結果Ｘ1 から結果ＸM まで順にシリア
ルに出力される。このようにして、縦方向の２タップの
フィルタ計算は行われる。
【００２０】ここで注意しなくてはならないのは、スイ
ッチ制御回路（フリップフロップ１５1 〜１５M 、１７
1 〜１７M ）は、順番に１個ずつスイッチ２1 〜２M 、
１０ 1 〜１０M をオンしていくことしかできない点であ
る。
ッチ制御回路（フリップフロップ１５1 〜１５M 、１７
1 〜１７M ）は、順番に１個ずつスイッチ２1 〜２M 、
１０ 1 〜１０M をオンしていくことしかできない点であ
る。
【００２１】ところでここまでの説明では、１水平期間
（１Ｈ）分のデータが、プロセッサエレメントの数Ｍと
丁度等しい時であったが、もっと低品位の画像データの
場合について次に考えてみる。
（１Ｈ）分のデータが、プロセッサエレメントの数Ｍと
丁度等しい時であったが、もっと低品位の画像データの
場合について次に考えてみる。
【００２２】すなわち１水平期間（１Ｈ）分のデータ
が、Ｍ／２の時について考えてみる。入力端子１から映
像信号（Ｃ1,Ｃ2,Ｃ3,...,ＣM/2 ）がシリアルに供給さ
れる。同時に、スイッチ制御回路（フリップフロップ１
５1 〜１５M ）により１番目から順にＭ／２番目までス
イッチ２1 〜２M/2 がオンされていき、シリアルに供給
されてきた１水平期間（１Ｈ）分のデータ（映像信号：
Ｃ1,Ｃ2,Ｃ3,...,ＣM/2の合計Ｍ／２個）が、１番目の
レジスタ３1 から順に格納されていく。従って、続く水
平ブランキング期間では、各レジスタ３1 〜３M には図
８のＣに示すようにデータが格納されている状態とな
る。
が、Ｍ／２の時について考えてみる。入力端子１から映
像信号（Ｃ1,Ｃ2,Ｃ3,...,ＣM/2 ）がシリアルに供給さ
れる。同時に、スイッチ制御回路（フリップフロップ１
５1 〜１５M ）により１番目から順にＭ／２番目までス
イッチ２1 〜２M/2 がオンされていき、シリアルに供給
されてきた１水平期間（１Ｈ）分のデータ（映像信号：
Ｃ1,Ｃ2,Ｃ3,...,ＣM/2の合計Ｍ／２個）が、１番目の
レジスタ３1 から順に格納されていく。従って、続く水
平ブランキング期間では、各レジスタ３1 〜３M には図
８のＣに示すようにデータが格納されている状態とな
る。
【００２３】その次のシリアルに供給されてきた１Ｈ分
のデータ（Ｄ1,Ｄ2,Ｄ3,...,ＤM/2）が、（Ｍ／２）＋
１番目のレジスタ３(M/2)+1 から順に格納されていく。
従って、続く水平ブランキング期間では、各レジスタ３
1 〜３M には図８のＤに示すようにデータが格納されて
いる状態となる。これらデータは、この水平ブランキン
グ期間でそれぞれ対応する入力側メモリ４1 〜４M に移
される。
のデータ（Ｄ1,Ｄ2,Ｄ3,...,ＤM/2）が、（Ｍ／２）＋
１番目のレジスタ３(M/2)+1 から順に格納されていく。
従って、続く水平ブランキング期間では、各レジスタ３
1 〜３M には図８のＤに示すようにデータが格納されて
いる状態となる。これらデータは、この水平ブランキン
グ期間でそれぞれ対応する入力側メモリ４1 〜４M に移
される。
【００２４】この時、縦方向の２タップのフィルタ計算
は不可能である。なぜなら、ｍ（ｍ＝１〜(M/2) ）番目
のデータを使用した計算（Ｙm ＝ａ×Ｃm ＋ｂ×Ｄm ）
をｍ番目の演算回路にて行うためには、〔１〕 ｍ＋(M
/2) 番目の入力側メモリに格納されているデータＤ
m を、一度、ｍ＋(M/2) −１番目のセレクタ及びｍ＋(M
/2) −１番目の演算回路を介して、ｍ＋(M/2) −１番目
の入力側メモリあるいは出力側メモリに格納させて、
〔２〕 そして、ｍ＋(M/2) −１番目の入力側メモリあ
るいは出力側メモリに格納されたデータＤm をｍ＋(M/
2) −２番目のセレクタ及びｍ＋(M/2) −２番目の演算
回路を介して、ｍ＋(M/2) −２番目の入力側メモリある
いは出力側メモリに格納させて、〔３〕 そして、ｍ＋
(M/2) −２番目の入力側メモリあるいは出力側メモリに
格納されたデータＤm をｍ＋(M/2) −３番目のセレクタ
及びｍ＋(M/2) −３番目の演算回路を介して、ｍ＋(M/
2) −３番目の入力側メモリあるいは出力側メモリに格
納させて、 : : 〔(M/2) −１〕 さらに、ｍ＋２番目の入力側メモリあ
るいは出力側メモリに格納されたデータＤm をｍ＋１番
目のセレクタ及びｍ＋１番目の演算回路を介して、ｍ＋
１番目の入力側メモリあるいは出力側メモリに格納させ
て、〔M/2 〕 その後で、ｍ＋１番目の入力側メモリあ
るいは出力側メモリに格納されたデータＤm をｍ番目の
セレクタを介してｍ番目の演算回路に供給することで処
理をしなくてはならず、インストラクション数が多くな
り非現実的であるからである。即ち、〔１〕〜〔 (M/2)
−１〕のデータ移動の為のインストラクションがある為
である。
は不可能である。なぜなら、ｍ（ｍ＝１〜(M/2) ）番目
のデータを使用した計算（Ｙm ＝ａ×Ｃm ＋ｂ×Ｄm ）
をｍ番目の演算回路にて行うためには、〔１〕 ｍ＋(M
/2) 番目の入力側メモリに格納されているデータＤ
m を、一度、ｍ＋(M/2) −１番目のセレクタ及びｍ＋(M
/2) −１番目の演算回路を介して、ｍ＋(M/2) −１番目
の入力側メモリあるいは出力側メモリに格納させて、
〔２〕 そして、ｍ＋(M/2) −１番目の入力側メモリあ
るいは出力側メモリに格納されたデータＤm をｍ＋(M/
2) −２番目のセレクタ及びｍ＋(M/2) −２番目の演算
回路を介して、ｍ＋(M/2) −２番目の入力側メモリある
いは出力側メモリに格納させて、〔３〕 そして、ｍ＋
(M/2) −２番目の入力側メモリあるいは出力側メモリに
格納されたデータＤm をｍ＋(M/2) −３番目のセレクタ
及びｍ＋(M/2) −３番目の演算回路を介して、ｍ＋(M/
2) −３番目の入力側メモリあるいは出力側メモリに格
納させて、 : : 〔(M/2) −１〕 さらに、ｍ＋２番目の入力側メモリあ
るいは出力側メモリに格納されたデータＤm をｍ＋１番
目のセレクタ及びｍ＋１番目の演算回路を介して、ｍ＋
１番目の入力側メモリあるいは出力側メモリに格納させ
て、〔M/2 〕 その後で、ｍ＋１番目の入力側メモリあ
るいは出力側メモリに格納されたデータＤm をｍ番目の
セレクタを介してｍ番目の演算回路に供給することで処
理をしなくてはならず、インストラクション数が多くな
り非現実的であるからである。即ち、〔１〕〜〔 (M/2)
−１〕のデータ移動の為のインストラクションがある為
である。
【００２５】
【発明が解決しようとする課題】解決しようとする問題
点は、１水平期間（１Ｈ）分のデータが、プロセッサエ
レメントの数Ｍより少ない時、縦方向の画像データ同士
が格納されているメモリの位置が近傍でないため、縦方
向の画像データ同士の演算が不可能であった（非現実的
なインストラクション数を必要とした）というものであ
る。
点は、１水平期間（１Ｈ）分のデータが、プロセッサエ
レメントの数Ｍより少ない時、縦方向の画像データ同士
が格納されているメモリの位置が近傍でないため、縦方
向の画像データ同士の演算が不可能であった（非現実的
なインストラクション数を必要とした）というものであ
る。
【００２６】
【課題を解決するための手段】本発明による第１の手段
は、入力端子１からシリアルに入力されてくる複数のデ
ータをシリアル／パラレル変換器に入力し、上記シリア
ル／パラレル変換器のパラレル出力を複数のプロセッサ
エレメントに並列に供給し、これらのデータを上記プロ
セッサエレメントにて演算処理し、上記プロセッサエレ
メントから並列に出力される演算処理された複数のデー
タをパラレル／シリアル変換器に並列に入力し、上記パ
ラレル／シリアル変換器の出力を出力端子１１から出力
する並列プロセッサにおいて、上記プロセッサエレメン
トに並列に供給する上記シリアル／パラレル変換器のパ
ラレル出力を特定の順番で出力し、上記プロセッサエレ
メントから並列に供給される上記パラレル／シリアル変
換器のシリアル出力を特定の順番で出力することを特徴
とする並列プロセッサである。
は、入力端子１からシリアルに入力されてくる複数のデ
ータをシリアル／パラレル変換器に入力し、上記シリア
ル／パラレル変換器のパラレル出力を複数のプロセッサ
エレメントに並列に供給し、これらのデータを上記プロ
セッサエレメントにて演算処理し、上記プロセッサエレ
メントから並列に出力される演算処理された複数のデー
タをパラレル／シリアル変換器に並列に入力し、上記パ
ラレル／シリアル変換器の出力を出力端子１１から出力
する並列プロセッサにおいて、上記プロセッサエレメン
トに並列に供給する上記シリアル／パラレル変換器のパ
ラレル出力を特定の順番で出力し、上記プロセッサエレ
メントから並列に供給される上記パラレル／シリアル変
換器のシリアル出力を特定の順番で出力することを特徴
とする並列プロセッサである。
【００２７】本発明による第２の手段は、上記プロセッ
サエレメントに並列に供給する上記シリアル／パラレル
変換器のパラレル出力の特定の順番の内の１つとして、
複数個間隔としたことを特徴とする第１の手段記載の並
列プロセッサである。
サエレメントに並列に供給する上記シリアル／パラレル
変換器のパラレル出力の特定の順番の内の１つとして、
複数個間隔としたことを特徴とする第１の手段記載の並
列プロセッサである。
【００２８】本発明による第３の手段は、上記プロセッ
サエレメントから並列に供給される上記パラレル／シリ
アル変換器のシリアル出力の特定の順番の内の１つとし
て、複数個間隔としたことを特徴とする第１の手段記載
の並列プロセッサである。
サエレメントから並列に供給される上記パラレル／シリ
アル変換器のシリアル出力の特定の順番の内の１つとし
て、複数個間隔としたことを特徴とする第１の手段記載
の並列プロセッサである。
【００２９】本発明による第４の手段は、入力端子１か
らシリアルに入力されてくる複数のデータをシリアル入
力端子、パラレル入力端子、シリアル出力端子、パラレ
ル出力端子を有するシフトレジスタのシリアル入力端子
に入力し、上記シフトレジスタのパラレル出力端子から
の出力を複数のプロセッサエレメントに並列に供給し、
これらのデータを上記プロセッサエレメントにて演算処
理し、上記プロセッサエレメントから並列に出力される
演算処理された複数のデータを上記シフトレジスタのパ
ラレル入力端子に並列に入力し、上記シフトレジスタの
シリアル出力端子からの出力を出力端子１１から出力す
る並列プロセッサにおいて、上記シフトレジスタのパラ
レル出力端子からの出力を特定の順番で出力し、上記シ
フトレジスタのシリアル出力端子からの出力を特定の順
番で出力することを特徴とする並列プロセッサである。
らシリアルに入力されてくる複数のデータをシリアル入
力端子、パラレル入力端子、シリアル出力端子、パラレ
ル出力端子を有するシフトレジスタのシリアル入力端子
に入力し、上記シフトレジスタのパラレル出力端子から
の出力を複数のプロセッサエレメントに並列に供給し、
これらのデータを上記プロセッサエレメントにて演算処
理し、上記プロセッサエレメントから並列に出力される
演算処理された複数のデータを上記シフトレジスタのパ
ラレル入力端子に並列に入力し、上記シフトレジスタの
シリアル出力端子からの出力を出力端子１１から出力す
る並列プロセッサにおいて、上記シフトレジスタのパラ
レル出力端子からの出力を特定の順番で出力し、上記シ
フトレジスタのシリアル出力端子からの出力を特定の順
番で出力することを特徴とする並列プロセッサである。
【００３０】本発明による第５の手段は、上記シフトレ
ジスタのパラレル出力端子からの出力の特定の順番の内
の１つとして、シリアル入力端子からの入力順に対して
複数個間隔で出力するという順番であることを特徴とす
る第４の手段記載の並列プロセッサである。
ジスタのパラレル出力端子からの出力の特定の順番の内
の１つとして、シリアル入力端子からの入力順に対して
複数個間隔で出力するという順番であることを特徴とす
る第４の手段記載の並列プロセッサである。
【００３１】本発明による第６の手段は、上記シフトレ
ジスタのパラレル出力端子からの出力の特定の順番の内
の１つとして、シリアル入力端子からの入力順に対して
複数個間隔で出力するという順番であることを特徴とす
る第４の手段記載の並列プロセッサである。
ジスタのパラレル出力端子からの出力の特定の順番の内
の１つとして、シリアル入力端子からの入力順に対して
複数個間隔で出力するという順番であることを特徴とす
る第４の手段記載の並列プロセッサである。
【００３２】
【作用】これによれば、シフトレジスタのスイッチ制御
回路は２個ずつ間隔でもスイッチをオンしていくことも
でき、１水平期間（１Ｈ）分のデータがプロセッサエレ
メントの数：Ｍより少ない時でも、縦方向の画像データ
同士格納されているメモリの位置を近傍にすることが出
来、縦方向の画像データ同士の演算を可能とすることが
できる。
回路は２個ずつ間隔でもスイッチをオンしていくことも
でき、１水平期間（１Ｈ）分のデータがプロセッサエレ
メントの数：Ｍより少ない時でも、縦方向の画像データ
同士格納されているメモリの位置を近傍にすることが出
来、縦方向の画像データ同士の演算を可能とすることが
できる。
【００３３】
【実施例】図１において、本発明によれば例えば入力用
シフトレジスタ（シリアル／パラレル変換器）は２個間
隔で出力する事が可能であり、そして出力用シフトレジ
スタ（パラレル／シリアル変換器）も２個間隔で出力す
る事が可能である。従って１水平期間（１Ｈ）分のデー
タがＭ／２の時でも、縦方向の２タップのフィルタ計算
が可能となる。
シフトレジスタ（シリアル／パラレル変換器）は２個間
隔で出力する事が可能であり、そして出力用シフトレジ
スタ（パラレル／シリアル変換器）も２個間隔で出力す
る事が可能である。従って１水平期間（１Ｈ）分のデー
タがＭ／２の時でも、縦方向の２タップのフィルタ計算
が可能となる。
【００３４】すなわちスイッチ制御回路を構成するフリ
ップフロップ１５1 〜１５M 、１７ 1 〜１７M に加え
て、フリップフロップ（Ｆ．Ｆ．）２２1 〜２２M/2 及
び２４ 1 〜２４M/2 、２７1 〜２７M/2 及び２９1 〜２
９M/2 が設けられ、これらのフリップフロップからの信
号がセレクタ２５1 〜２５M 、３０1 〜３０M を通じて
取り出される。
ップフロップ１５1 〜１５M 、１７ 1 〜１７M に加え
て、フリップフロップ（Ｆ．Ｆ．）２２1 〜２２M/2 及
び２４ 1 〜２４M/2 、２７1 〜２７M/2 及び２９1 〜２
９M/2 が設けられ、これらのフリップフロップからの信
号がセレクタ２５1 〜２５M 、３０1 〜３０M を通じて
取り出される。
【００３５】そこでこの図において、セレクタ２５1 〜
２５M 、３０1 〜３０M を図のように左側にすることに
より、２個間隔でスイッチ２1 〜２M 、１０1 〜１０M
をオンすることが出来る。すなわちスイッチオン信号入
力端子２１、２６から信号を入力すると、フリップフロ
ップ２２1 〜２２M/2 、２７1 〜２７M/2 が縦続接続さ
れているので、最初にフリップフロップ２２1 、２７1
から１番目のスイッチ２1 、１０1 をオンするスイッチ
制御信号が出力され、次にフリップフロップ２２2 、２
７2 から３番目のスイッチ２3 、１０3 をオンするスイ
ッチ制御信号が出力され、・・・最後にフリップフロッ
プ２２M/2 、２７M/2 からＭ−１番目のスイッチ
２M-1 、１０M-1 をオンするスイッチ制御信号が出力さ
れる。
２５M 、３０1 〜３０M を図のように左側にすることに
より、２個間隔でスイッチ２1 〜２M 、１０1 〜１０M
をオンすることが出来る。すなわちスイッチオン信号入
力端子２１、２６から信号を入力すると、フリップフロ
ップ２２1 〜２２M/2 、２７1 〜２７M/2 が縦続接続さ
れているので、最初にフリップフロップ２２1 、２７1
から１番目のスイッチ２1 、１０1 をオンするスイッチ
制御信号が出力され、次にフリップフロップ２２2 、２
７2 から３番目のスイッチ２3 、１０3 をオンするスイ
ッチ制御信号が出力され、・・・最後にフリップフロッ
プ２２M/2 、２７M/2 からＭ−１番目のスイッチ
２M-1 、１０M-1 をオンするスイッチ制御信号が出力さ
れる。
【００３６】さらにスイッチオン信号入力端子２３、２
８から信号を入力すると、フリップフロップ２４1 〜２
４M/2 、２９1 〜２９M/2 が縦続接続されているので、
最初にフリップフロップ２４1 、２９1 から２番目のス
イッチ２2 、１０2 をオンするスイッチ制御信号が出力
され、次にフリップフロップ２４2 、２９2 （図示せ
ず）から４番目のスイッチ２4 、１０4 をオンするスイ
ッチ制御信号が出力され、・・・最後にフリップフロッ
プ２４M/2 、２９M/2 からＭ番目のスイッチ２M、１０
M をオンするスイッチ制御信号が出力される。
８から信号を入力すると、フリップフロップ２４1 〜２
４M/2 、２９1 〜２９M/2 が縦続接続されているので、
最初にフリップフロップ２４1 、２９1 から２番目のス
イッチ２2 、１０2 をオンするスイッチ制御信号が出力
され、次にフリップフロップ２４2 、２９2 （図示せ
ず）から４番目のスイッチ２4 、１０4 をオンするスイ
ッチ制御信号が出力され、・・・最後にフリップフロッ
プ２４M/2 、２９M/2 からＭ番目のスイッチ２M、１０
M をオンするスイッチ制御信号が出力される。
【００３７】また、図においてセレクタ２５1 〜２
５M 、３０1 〜３０M を図とは逆側に（右側に）するこ
とにより、通常の順（１個間隔）でスイッチ２1 〜
２M 、１０1〜１０M をオンすることが出来る。すなわ
ちスイッチオン信号入力端子１４、１６から信号を入力
すると、フリップフロップ１５1 〜１５M 、１７1 〜１
７M が縦続接続されているので、最初にフリップフロッ
プ１５1 、１７1 から１番目のスイッチ２1 、１０1 を
オンにするスイッチ制御信号が出力され、次にフリップ
フロップ１５2 、１７2 から２番目のスイッチスイッチ
２2 、１０2 をオンにするスイッチ制御信号が出力さ
れ、・・・最後にフリップフロップ１５M 、１７Mから
Ｍ番目のスイッチスイッチ２M 、１０M をオンにするス
イッチ制御信号が出力される。
５M 、３０1 〜３０M を図とは逆側に（右側に）するこ
とにより、通常の順（１個間隔）でスイッチ２1 〜
２M 、１０1〜１０M をオンすることが出来る。すなわ
ちスイッチオン信号入力端子１４、１６から信号を入力
すると、フリップフロップ１５1 〜１５M 、１７1 〜１
７M が縦続接続されているので、最初にフリップフロッ
プ１５1 、１７1 から１番目のスイッチ２1 、１０1 を
オンにするスイッチ制御信号が出力され、次にフリップ
フロップ１５2 、１７2 から２番目のスイッチスイッチ
２2 、１０2 をオンにするスイッチ制御信号が出力さ
れ、・・・最後にフリップフロップ１５M 、１７Mから
Ｍ番目のスイッチスイッチ２M 、１０M をオンにするス
イッチ制御信号が出力される。
【００３８】従ってこの装置によれば、例えば入力用シ
フトレジスタ（シリアル／パラレル変換器）は２個間隔
で出力する事が可能であり、そして出力用シフトレジス
タ（パラレル／シリアル変換器）も２個間隔で出力する
事が可能である。従って１水平期間（１Ｈ）分のデータ
がＭ／２の時でも、縦方向の２タップのフィルタ計算が
可能となる。
フトレジスタ（シリアル／パラレル変換器）は２個間隔
で出力する事が可能であり、そして出力用シフトレジス
タ（パラレル／シリアル変換器）も２個間隔で出力する
事が可能である。従って１水平期間（１Ｈ）分のデータ
がＭ／２の時でも、縦方向の２タップのフィルタ計算が
可能となる。
【００３９】以下でその説明を行う。入力端子１から映
像信号（Ｃ1,Ｃ2,Ｃ3,...,ＣM/2 ）がシリアルに供給さ
れる。同時に、スイッチ制御回路（フリップフロップ２
２1〜２２M/2 ）により１番目から２個間隔でＭ−１番
目までスイッチ２1 〜２M-1がオンされていき、シリア
ルに供給されてきた１水平期間（１Ｈ）分のデータ（映
像信号：Ｃ1,Ｃ2,Ｃ3,...,ＣM/2 の合計Ｍ／２個）が、
１番目のレジスタ３1から２個間隔で順に格納されてい
く。従って、続く水平ブランキング期間では、各レジス
タには図２のＡに示すようにデータが格納されている状
態となる。
像信号（Ｃ1,Ｃ2,Ｃ3,...,ＣM/2 ）がシリアルに供給さ
れる。同時に、スイッチ制御回路（フリップフロップ２
２1〜２２M/2 ）により１番目から２個間隔でＭ−１番
目までスイッチ２1 〜２M-1がオンされていき、シリア
ルに供給されてきた１水平期間（１Ｈ）分のデータ（映
像信号：Ｃ1,Ｃ2,Ｃ3,...,ＣM/2 の合計Ｍ／２個）が、
１番目のレジスタ３1から２個間隔で順に格納されてい
く。従って、続く水平ブランキング期間では、各レジス
タには図２のＡに示すようにデータが格納されている状
態となる。
【００４０】その次のシリアルに供給されてきた１Ｈ分
のデータ（Ｄ1,Ｄ2,Ｄ3,...,ＤM/2）が、スイッチ制御
回路（フリップフロップ２４1 〜２４M/2 ）により２番
目から２個間隔でＭ番目までスイッチ２2 〜２M がオン
されていき、２番目のレジスタ３2 から２個間隔で格納
されていく。従って、続く水平ブランキング期間では、
各レジスタには図２のＢに示すようにデータが格納され
ている状態となる。これらデータは、この水平ブランキ
ング期間でそれぞれ対応する入力側メモリ４1〜４M に
移される。
のデータ（Ｄ1,Ｄ2,Ｄ3,...,ＤM/2）が、スイッチ制御
回路（フリップフロップ２４1 〜２４M/2 ）により２番
目から２個間隔でＭ番目までスイッチ２2 〜２M がオン
されていき、２番目のレジスタ３2 から２個間隔で格納
されていく。従って、続く水平ブランキング期間では、
各レジスタには図２のＢに示すようにデータが格納され
ている状態となる。これらデータは、この水平ブランキ
ング期間でそれぞれ対応する入力側メモリ４1〜４M に
移される。
【００４１】この時、縦方向の２タップのフィルタ計算
は可能である。なぜならデータＣm（ｍ＝１〜(M/2) ）
は２ｍ−１番目の入力側メモリ４2m-1に格納されてい
て、そして、データＤm は２ｍ番目の入力側メモリ４2m
に格納されているからである。すなわち、まず２ｍ−１
番目のセレクタ５2m-1を介して、２ｍ−１番目の入力側
メモリ４2m-1に格納されているデータＣm を２ｍ−１番
目の演算回路６2m-1に供給し、次に２ｍ−１番目のセレ
クタ５2m-1を介して、２ｍ番目の入力側メモリ４ 2mに格
納されているデータＤm を２ｍ−１番目の演算回路６
2m-1に供給することで、ｍ番目のデータを使用した計算
（Ｙm ＝ａ×Ｃm ＋ｂ×Ｄm ）を２ｍ−１番目の演算回
路６2m-1にて行える。
は可能である。なぜならデータＣm（ｍ＝１〜(M/2) ）
は２ｍ−１番目の入力側メモリ４2m-1に格納されてい
て、そして、データＤm は２ｍ番目の入力側メモリ４2m
に格納されているからである。すなわち、まず２ｍ−１
番目のセレクタ５2m-1を介して、２ｍ−１番目の入力側
メモリ４2m-1に格納されているデータＣm を２ｍ−１番
目の演算回路６2m-1に供給し、次に２ｍ−１番目のセレ
クタ５2m-1を介して、２ｍ番目の入力側メモリ４ 2mに格
納されているデータＤm を２ｍ−１番目の演算回路６
2m-1に供給することで、ｍ番目のデータを使用した計算
（Ｙm ＝ａ×Ｃm ＋ｂ×Ｄm ）を２ｍ−１番目の演算回
路６2m-1にて行える。
【００４２】この演算結果Ｙm は、２ｍ−１番目の出力
側メモリ８2m-1に格納される。そして結果Ｙm は、続く
水平ブランキング期間に、出力用シフトレジスタ内のｍ
番目のレジスタ９m に格納され（図３のＡ）、さらに次
の１水平期間にスイッチ制御回路により１番目から２個
間隔で順にＭ−１番目までスイッチ１０1 〜１０M-1が
オンされていき、Ｘ1 からＸM/2 まで順にシリアルに出
力される。このようにして、縦方向の２タップのフィル
タ計算は行われる。
側メモリ８2m-1に格納される。そして結果Ｙm は、続く
水平ブランキング期間に、出力用シフトレジスタ内のｍ
番目のレジスタ９m に格納され（図３のＡ）、さらに次
の１水平期間にスイッチ制御回路により１番目から２個
間隔で順にＭ−１番目までスイッチ１０1 〜１０M-1が
オンされていき、Ｘ1 からＸM/2 まで順にシリアルに出
力される。このようにして、縦方向の２タップのフィル
タ計算は行われる。
【００４３】こうして上述の装置によれば、シフトレジ
スタのスイッチ制御回路（フリップフロップ２２1 〜２
２M/2 、２４1 〜２４M/2 、２７1 〜２７M/2 、２９1
〜２９M/2 ）は２個ずつ間隔でもスイッチ２1 〜２M 、
１０1 〜１０M をオンしていくこともでき、１水平期間
（１Ｈ）分のデータがプロセッサエレメントの数：Ｍよ
り少ない時でも、縦方向の画像データ同士格納されてい
るメモリの位置を近傍にすることが出来、縦方向の画像
データ同士の演算を可能とすることができるものであ
る。
スタのスイッチ制御回路（フリップフロップ２２1 〜２
２M/2 、２４1 〜２４M/2 、２７1 〜２７M/2 、２９1
〜２９M/2 ）は２個ずつ間隔でもスイッチ２1 〜２M 、
１０1 〜１０M をオンしていくこともでき、１水平期間
（１Ｈ）分のデータがプロセッサエレメントの数：Ｍよ
り少ない時でも、縦方向の画像データ同士格納されてい
るメモリの位置を近傍にすることが出来、縦方向の画像
データ同士の演算を可能とすることができるものであ
る。
【００４４】さらに図４は、本発明による並列プロッセ
サの他の構成例を示す。この図において、セレクタ３４
1 〜３４M-1 、３８1 〜３８M-1 を図のようにすること
により、２個間隔でスイッチ２1 〜２M 、１０1 〜１０
M をオンすることが出来る。すなわちスイッチオン信号
入力端子３１、３５から信号を入力すると、フリップフ
ロップ３３1 〜３３M 、３７1 〜３７M が２個単位で縦
続接続されているので、最初にフリップフロップ３
３1 、３７1 から１番目のスイッチ２1 、１０1 をオン
するスイッチ制御信号が出力され、次にフリップフロッ
プ３３3 、３７3 から３番目のスイッチ２3 、１０3 を
オンするスイッチ制御信号が出力され、・・・最後にフ
リップフロップ３３M-1 、３７M-11からＭ−１番目のス
イッチ２M-1、１０M-1 をオンするスイッチ制御信号が
出力される。
サの他の構成例を示す。この図において、セレクタ３４
1 〜３４M-1 、３８1 〜３８M-1 を図のようにすること
により、２個間隔でスイッチ２1 〜２M 、１０1 〜１０
M をオンすることが出来る。すなわちスイッチオン信号
入力端子３１、３５から信号を入力すると、フリップフ
ロップ３３1 〜３３M 、３７1 〜３７M が２個単位で縦
続接続されているので、最初にフリップフロップ３
３1 、３７1 から１番目のスイッチ２1 、１０1 をオン
するスイッチ制御信号が出力され、次にフリップフロッ
プ３３3 、３７3 から３番目のスイッチ２3 、１０3 を
オンするスイッチ制御信号が出力され、・・・最後にフ
リップフロップ３３M-1 、３７M-11からＭ−１番目のス
イッチ２M-1、１０M-1 をオンするスイッチ制御信号が
出力される。
【００４５】さらにスイッチオン信号入力端子３２、３
６から信号を入力すると、フリップフロップ３３2 、３
７2 から２番目のスイッチ２2 、１０2 をオンするスイ
ッチ制御信号が出力され、次にフリップフロップ３
３4 、３７4 （図示せず）から４番目のスイッチ２4 、
１０4 をオンするスイッチ制御信号が出力され、・・・
最後にフリップフロップ３３M 、３７M からＭ番目のス
イッチ２M 、１０M をオンするスイッチ制御信号が出力
される。
６から信号を入力すると、フリップフロップ３３2 、３
７2 から２番目のスイッチ２2 、１０2 をオンするスイ
ッチ制御信号が出力され、次にフリップフロップ３
３4 、３７4 （図示せず）から４番目のスイッチ２4 、
１０4 をオンするスイッチ制御信号が出力され、・・・
最後にフリップフロップ３３M 、３７M からＭ番目のス
イッチ２M 、１０M をオンするスイッチ制御信号が出力
される。
【００４６】またセレクタ３４1 〜３４M-1 、３８1 〜
３８M-1 を図とは逆側にすることにより、通常の順（１
個間隔）でスイッチ２1 〜２M 、１０1 〜１０M をオン
することが出来る。すなわちスイッチオン信号入力３
１、３５から信号を入力すると、最初にフリップフロッ
プ３３1 、３７1 から１番目のスイッチ２1 、１０1 を
オンするスイッチ制御信号が出力され、次にフリップフ
ロップ３３2 、３７2 から２番目のスイッチ２2 、１０
2 をオンするスイッチ制御信号が出力され、・・・最後
にフリップフロップ３３M 、３７M からＭ番目のスイッ
チ２M 、１０M をオンするスイッチ制御信号が出力され
る。
３８M-1 を図とは逆側にすることにより、通常の順（１
個間隔）でスイッチ２1 〜２M 、１０1 〜１０M をオン
することが出来る。すなわちスイッチオン信号入力３
１、３５から信号を入力すると、最初にフリップフロッ
プ３３1 、３７1 から１番目のスイッチ２1 、１０1 を
オンするスイッチ制御信号が出力され、次にフリップフ
ロップ３３2 、３７2 から２番目のスイッチ２2 、１０
2 をオンするスイッチ制御信号が出力され、・・・最後
にフリップフロップ３３M 、３７M からＭ番目のスイッ
チ２M 、１０M をオンするスイッチ制御信号が出力され
る。
【００４７】さらに、本願発明者は先に並列プロセッサ
を改良して入力用シフトレジスタ（シリアル／パラレル
変換器）と出力用シフトレジスタ（パラレル／シリアル
変換器）を兼用する回路構成（図５参照）を発明してい
る（特願平４−３２２４９号参照）。
を改良して入力用シフトレジスタ（シリアル／パラレル
変換器）と出力用シフトレジスタ（パラレル／シリアル
変換器）を兼用する回路構成（図５参照）を発明してい
る（特願平４−３２２４９号参照）。
【００４８】図５の構成においては、入力用シフトレジ
スタと出力用シフトレジスタの代わりに、シリアル入力
端子、パラレル入力端子、シリアル出力端子、パラレル
出力端子を有するシフトレジスタ（図６参照）を用いて
いる。
スタと出力用シフトレジスタの代わりに、シリアル入力
端子、パラレル入力端子、シリアル出力端子、パラレル
出力端子を有するシフトレジスタ（図６参照）を用いて
いる。
【００４９】図６において、シリアル入力端子から入力
されてくる１水平期間（１Ｈ）分の画像データは、スイ
ッチ制御回路によりスイッチＡ群のスイッチが１番目か
ら順にＭ番目までオンされていき１番目のレジスタから
順に格納されていく。そして、これらのデータが格納さ
れた後、各データはパラレル出力端子から出力され対応
する入力側メモリにそれぞれ格納される。
されてくる１水平期間（１Ｈ）分の画像データは、スイ
ッチ制御回路によりスイッチＡ群のスイッチが１番目か
ら順にＭ番目までオンされていき１番目のレジスタから
順に格納されていく。そして、これらのデータが格納さ
れた後、各データはパラレル出力端子から出力され対応
する入力側メモリにそれぞれ格納される。
【００５０】そして上記１Ｈ分の画像データより前のデ
ータにより各演算回路で計算されてしまっている処理後
の各データが、パラレル入力端子よりパラレルロード信
号によりロードされ、スイッチ制御回路によりスイッチ
Ｂ群のスイッチが１番目から順にＭ番目までオンされて
いき，処理後の各データがシリアル出力端子からシリア
ルに出力される。
ータにより各演算回路で計算されてしまっている処理後
の各データが、パラレル入力端子よりパラレルロード信
号によりロードされ、スイッチ制御回路によりスイッチ
Ｂ群のスイッチが１番目から順にＭ番目までオンされて
いき，処理後の各データがシリアル出力端子からシリア
ルに出力される。
【００５１】この回路においても、本発明は適用でき
る。すなわち図６におけるスイッチ制御回路からの信号
を、上述の図１または図４に示す回路を用いて２個間隔
でオンするようにすれば良い。
る。すなわち図６におけるスイッチ制御回路からの信号
を、上述の図１または図４に示す回路を用いて２個間隔
でオンするようにすれば良い。
【００５２】
【発明の効果】この発明によれば、シフトレジスタのス
イッチ制御回路は２個ずつ間隔でもスイッチをオンして
いくこともでき、１水平期間（１Ｈ）分のデータがプロ
セッサエレメントの数：Ｍより少ない時でも、縦方向の
画像データ同士格納されているメモリの位置を近傍にす
ることが出来、縦方向の画像データ同士の演算を可能と
することができるようになった。
イッチ制御回路は２個ずつ間隔でもスイッチをオンして
いくこともでき、１水平期間（１Ｈ）分のデータがプロ
セッサエレメントの数：Ｍより少ない時でも、縦方向の
画像データ同士格納されているメモリの位置を近傍にす
ることが出来、縦方向の画像データ同士の演算を可能と
することができるようになった。
【図１】本発明による並列プロセッサの一例の構成図で
ある。
ある。
【図２】その説明のための図である。
【図３】その説明のための図である。
【図４】本発明による並列プロセッサの他の例の構成図
である。
である。
【図５】本発明による並列プロセッサの他の例の構成図
である。
である。
【図６】その説明のための図である。
【図７】従来の並列プロセッサの構成図である。
【図８】その説明のための図である。
１ 入力端子 ２1 〜２M 、１０1 〜１０M スイッチ ３1 〜３M 、９1 〜９M レジスタ（Ｒ） ４1 〜４M 入力側メモリ ５1 〜５M 、７1 〜７M セレクタ（ＳＥＬ） ６1 〜６M 演算回路 ８1 〜８M 出力側メモリ １１ 出力端子 １２ アドレスデコーダ １３ 演算制御回路 １４、１６、２１、２３、２６、２８ スイッチオン信
号入力端子 １５1 〜１５M 、１７1 〜１７M 、２２1 〜２２M/2 、
２４1 〜２４M/2 、２７1 〜２７M/2 、２９1 〜２９
M/2 フリップフロップ
号入力端子 １５1 〜１５M 、１７1 〜１７M 、２２1 〜２２M/2 、
２４1 〜２４M/2 、２７1 〜２７M/2 、２９1 〜２９
M/2 フリップフロップ
Claims (6)
- 【請求項１】 入力端子からシリアルに入力されてくる
複数のデータをシリアル／パラレル変換器に入力し、上
記シリアル／パラレル変換器のパラレル出力を複数のプ
ロセッサエレメントに並列に供給し、これらのデータを
上記プロセッサエレメントにて演算処理し、上記プロセ
ッサエレメントから並列に出力される演算処理された複
数のデータをパラレル／シリアル変換器に並列に入力
し、上記パラレル／シリアル変換器の出力を出力端子か
ら出力する並列プロセッサにおいて、 上記プロセッサエレメントに並列に供給する上記シリア
ル／パラレル変換器のパラレル出力を特定の順番で出力
し、 上記プロセッサエレメントから並列に供給される上記パ
ラレル／シリアル変換器のシリアル出力を特定の順番で
出力することを特徴とする並列プロセッサ。 - 【請求項２】 上記プロセッサエレメントに並列に供給
する上記シリアル／パラレル変換器のパラレル出力の特
定の順番の内の１つとして、複数個間隔としたことを特
徴とする請求項１記載の並列プロセッサ。 - 【請求項３】 上記プロセッサエレメントから並列に供
給される上記パラレル／シリアル変換器のシリアル出力
の特定の順番の内の１つとして、複数個間隔としたこと
を特徴とする請求項１記載の並列プロセッサ。 - 【請求項４】 入力端子からシリアルに入力されてくる
複数のデータをシリアル入力端子、パラレル入力端子、
シリアル出力端子、パラレル出力端子を有するシフトレ
ジスタのシリアル入力端子に入力し、上記シフトレジス
タのパラレル出力端子からの出力を複数のプロセッサエ
レメントに並列に供給し、これらのデータを上記プロセ
ッサエレメントにて演算処理し、上記プロセッサエレメ
ントから並列に出力される演算処理された複数のデータ
を上記シフトレジスタのパラレル入力端子に並列に入力
し、上記シフトレジスタのシリアル出力端子からの出力
を出力端子から出力する並列プロセッサにおいて、 上記シフトレジスタのパラレル出力端子からの出力を特
定の順番で出力し、 上記シフトレジスタのシリアル出力端子からの出力を特
定の順番で出力することを特徴とする並列プロセッサ。 - 【請求項５】 上記シフトレジスタのパラレル出力端子
からの出力の特定の順番の内の１つとして、シリアル入
力端子からの入力順に対して複数個間隔で出力するとい
う順番であることを特徴とする請求項４記載の並列プロ
セッサ。 - 【請求項６】 上記シフトレジスタのパラレル出力端子
からの出力の特定の順番の内の１つとして、シリアル入
力端子からの入力順に対して複数個間隔で出力するとい
う順番であることを特徴とする請求項４記載の並列プロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237241A JPH0683787A (ja) | 1992-09-04 | 1992-09-04 | 並列プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237241A JPH0683787A (ja) | 1992-09-04 | 1992-09-04 | 並列プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683787A true JPH0683787A (ja) | 1994-03-25 |
Family
ID=17012489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237241A Pending JPH0683787A (ja) | 1992-09-04 | 1992-09-04 | 並列プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683787A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999030276A1 (en) * | 1997-12-08 | 1999-06-17 | Sony Corporation | Digital signal processor and digital signal processing method |
| US6261991B1 (en) | 1999-03-25 | 2001-07-17 | Toyo Engineering Corporation | Steam-reforming catalyst for hydrocarbons |
| US10081897B2 (en) | 2008-02-15 | 2018-09-25 | Card-Monroe Corp. | Stitch distribution control system for tufting machines |
| US10233578B2 (en) | 2016-03-17 | 2019-03-19 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US10443173B2 (en) | 2008-02-15 | 2019-10-15 | Card-Monroe, Corp. | Yarn color placement system |
| US11193225B2 (en) | 2016-03-17 | 2021-12-07 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US11585029B2 (en) | 2021-02-16 | 2023-02-21 | Card-Monroe Corp. | Tufting maching and method of tufting |
| US12234587B2 (en) | 2021-02-16 | 2025-02-25 | Card-Monroe Corp. | Tufting machine and method of tufting |
-
1992
- 1992-09-04 JP JP4237241A patent/JPH0683787A/ja active Pending
Cited By (14)
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| WO1999030276A1 (en) * | 1997-12-08 | 1999-06-17 | Sony Corporation | Digital signal processor and digital signal processing method |
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| US10995440B2 (en) | 2016-03-17 | 2021-05-04 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US10233578B2 (en) | 2016-03-17 | 2019-03-19 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US11702782B2 (en) | 2016-03-17 | 2023-07-18 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US11708654B2 (en) | 2016-03-17 | 2023-07-25 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US12146251B2 (en) | 2016-03-17 | 2024-11-19 | Card-Monroe, Corp. | Tufting machine and method of tufting |
| US12173439B2 (en) | 2016-03-17 | 2024-12-24 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US11585029B2 (en) | 2021-02-16 | 2023-02-21 | Card-Monroe Corp. | Tufting maching and method of tufting |
| US12129586B2 (en) | 2021-02-16 | 2024-10-29 | Card-Monroe Corp. | Tufting machine and method of tufting |
| US12234587B2 (en) | 2021-02-16 | 2025-02-25 | Card-Monroe Corp. | Tufting machine and method of tufting |
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