JPS6384210A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号などの信号を所望の周波数特性を有
する信号に変換する装置に係り、特に伝送系における信
号のＳ／Ｎと波形ひずみを改善するのに好適な信号の処
理方法とその装置に関する。

〔従来の技術〕

映像信号を記録再生するビデオテープレコーダやビデオ
ディスクプレーヤなどの記録再生装置、あるいは衛屋放
送などの信号伝送媒体においては、映像信号を周波数変
調（ＦＭ）Ｌ、て記録再生あるいは伝送する方法が一般
的に用いられている。こうしたＦＭ伝送系で生じる信号
のＳ／Ｎ劣化を防ぐため、映像信号を周波数変調する前
に予め映像信号の高域成分を強調（プリエンファシス）
し、ＦＭ信号の復調後に高域成分を抑圧（ディエンファ
シス）する信号処理方法が従来から一般的に用いられて
いる。

このような信号処理方法において、信号を忠実に伝送す
るためには、プリエンファシス回路の伝達関数なＧｌ（
Ｓ）、ディエンファシス回路の伝達関数を０２　（Ｓ）
としたとき、周波数と無関係に次式が満たされなければ
ならない。

Ｇ１（Ｓ）　Ｘ　Ｇ２　（Ｓ）　＝　ｋ　　　　　　　
・・・・・・・・・・・・・・・・・・・・・（１）た
だし、Ｓ＝ｊωであり、ωは信号の角周波数、には定数
である。

（１）式が満たされない場合、記録再生あるいは伝送さ
れた信号は位相ひずみ、振幅ひずみを有し、信号が忠実
に記録再生あるいは伝送されない。

（１）式を満たすプリエンファシス回路およびディエン
ファシス回路として、それぞれ伝達関数がである回路網
が、抵抗とコンデンサで容易かつ経済的に実現可能であ
ることから、従来から多用されている。しかし、この従
来方法では、上記プリエンファシス回路とディエンファ
シス回路の位相特性の直線性については配慮されていな
かった。

上記プリエンファシス回路の位相特性を改善する方法に
関しては、特開昭５３−１３１８１４　、特開昭５３−
１３１８１５　、特公昭６１−８６３２に記載の方法が
公知であるが、これらは（１）式を満たすディエンファ
シス方式に関し、十分な配慮がされていなかりた。

また、に１式で表せるプリエンファシス回路およびディ
エンファシス回路を用いて信号のＳ／Ｎを改善する方法
に関しては、特開昭５９−２２１１２６　、特開昭６０
−７２７９に記載の方法が公知であるが、これらはいず
れも（２）式のプリエンファシス回路およびディエンフ
ァシス回路自身の位相特性の直線性については配慮され
ていなかった。

〔発明が解決しようとする問題点〕

上記従来技術では、（２）式より明らかなように、プリ
エンファシス回路の位相特性の直線性が悪いため、例え
ば矩形パルス性の信号に対し上記プリエンファシスを施
すと信号の立上りおよび立下りの一方向にのみ大きなレ
ベルのオーバーシェードおよびアンダーシュートが生じ
る。このため、このプリエンファシスを施した信号を周
波数変調すると、周波数偏移量がオーバーシェードおよ
びアンダーシュート分増大してＦＭ信号の占有帯域が広
がり、より広蕾域の伝送帯域が必要になるという問題が
あった。

ビデオテープレコーダやビデオディスクプレーヤなどの
記録再生装置においては、媒体に記録できる信号帯域に
は自ずと制限がある。上記従来のプリエンファシス方式
では、信号の高域成分に対して一方向の大きなピーク波
形が生ずる。このため、オーバーシュートに対してはＦ
Ｍ信号の瞬時周波数が極度に高くなり、上記媒体の帯域
制限によって高い周波数の信号を十分なレベルで再生す
ることができず、いわゆる反転現象（映像信号の黒から
白へ変化する輪郭部で黒い横引きノイズが発生）が生じ
る。また、アンダーシェードに対してはＦＭ信号の瞬時
周波数が極度に低下し、いわゆるスペクトルの折返しに
より画像輪郭部でビート性のノイズが生じ、再生画質を
著しく劣化させる。これを防止するために、一般的に、
プリエンファシス後の信号のオーバーシュート波形とア
ンダーシェード波形を強制的にクリップ（振幅制限）す
る。しかし、この波形クリップにより信号の一部が失わ
れるため、（１）式が成立せず、再生波形が大きくひず
むという問題があった。また、これらを防止するために
、プリエンファシス量を低下させるか、あるいは周波数
偏移量を低下させる方法も一般的に用いられている。し
かし、これらの方法を用いても、波形ひずみは改善され
るものの、その分Ｓ／Ｎが劣化するという本質的な問題
が残る。

本発明の目的は、上記従来技術の問題点を除き、（１）
式を満足し、位相特性の直線性が良好で、振幅ひずみや
位相ひずみを生じず、かつプリエンファシス量を太き（
でき信号のＳ／Ｎを改善できるプリエンファシス回路と
ディエンファシス回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は、インダクタンスＬとキャパシタンスＣでラ
ダー回路網を構成することにより、角周波数ω（Ｓ＝ｊ
ω）に対する双曲線正接関数ｔａｎｈ　（ＳＴ）。

（Ｔは遅延時間）特性を有するインピーダンス回路Ｚと
アドミタンス回路Ｙを実現できることに着目し、このイ
ンピーダンス回路Ｚあるいはアドミタンス回路Ｙを用い
て、振幅特性が角周波数ωの関数（１＋に一■ωＴ）、
（−１＜Ｋ＜Ｏ）であり位相特性がＩＪ　ニア（即ち、
群遅延特性が平担）なプリエンファシス回路（あるいは
、Ｏ＜Ｋ＜１のときはディエンファシス回路）を構成し
、同じく上記インピーダンス回路Ｚあるいはアドミタン
ス回路Ｙを用いて、振幅特性が上記プリエンファシス回
路の振幅特性の逆関数１／（１＋に−（２）ωＴ）、（
−１＜Ｋ＜Ｏ）であり位相特性がリニアなディエンファ
シス回路（あるいは、Ｏ＜Ｋ＜１のときはプリエンファ
シス回路）を構成し、上記（１１式を十分溝たす信号処
理装置を実現することにより達成できる。

さらに、上記プリエンファシス回路、ディエンファシス
回路をディジタル信号処理手段を用いて、ディジタルフ
ィルタで構成することによっても達成できる。

〔作用〕

上記プリエンファシス回路は、振幅特性が（１＋に−ａ
ｍωＴ）、（−１＜Ｋ＜Ｏ）あるい）！１／（１＋に−
ａｕωｉ（ｏ＜Ｋ＜１）であるため、このプリエンファ
シス回・路に入力される信号の中域成分ないしは高域成
分のレベルを強調し、かつその位相特性かりニアである
ため、入力信号の波形対称性が保持された波形が出力さ
れる。具体的には、前記した矩形パルス枇の屑会ｆ対１
イけ一屑妥の立←り乃γド立下りの各エツジの前後にほ
ぼ同等のピークレベルで奇対称にプリシェードとボスト
シュートを生じる。

このように、入力信号の高域成分は強調により信号の立
上り及び立下りの各エツジの前後にプリシュートとボス
トシュートとしてほぼ均等に分散されるため、その波高
値（尖頭対尖頭値）は上記（２）式で示される位相特性
がリニアでない従来のエンファシス方式と比べて大幅に
小さくなる。従って、ＦＭ伝送する場合、伝送帯域を狭
めることができ、また上記した過変調による反転現象や
スペクトルの折返しによるビート性ノイズの発生を抑え
ることができる。さらに二／ファシス後の波形を強性的
にクリップする必要もなくなるため、振幅特性が上記プ
リエンファシス回路の振幅特性の逆関数１／（１＋に一
■ωＴ）、（−１＜Ｋ＜Ｏ’）あるいは（１＋Ｋｔ■ω
Ｔ）、（０＜Ｋ＜１）であり位相特性がリニアな上記デ
ィエンファシス回路により、波形ひずみが生じず、かつ
Ｓ／Ｎが改善された再生信号を得ることができる。

〔実施例〕

以下、本発明の実施例を詳細に説明する。

第１図は、本発明の一実施例を示す信号処理装置１００
のブロック図である。第１図において、１は信号の入力
端子、２は信号の出力端子、１０は信号を時間Ｔ（Ｔは
定数）遅延させる遅延回路、２０は信号処理装置１００
を構成するための基本回路、３０は信号をに倍（Ｋは定
数）に増幅する係数回路、４０は加算回路である。

端子１より入力された信号Ｖｉは、遅延回路１０および
基本回路２０に入力される。遅延回路１０では信号Ｖｉ
を時間Ｔ遅延し、この遅延された信号は加算回路４０に
入力される。この遅延回路１０の伝達関数Ｄ１（Ｓ）は
、周知のように次式で表される。

Ｉｈ　（Ｓ）　＝　ｅ−”　　　　　　　・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・（
３）他方、基本回路２０に入力された信号Ｖｉは、基本
回路２０で所定のフィルタリング処理が施こされる。。

そして、この基本回路２０の出力信号Ｖｏは係数回路３
０でに倍に増幅され、加算回路４０に入力される。

基本回路２０の伝達関数Ｆｌ（Ｓ）は次式で与えられる
。

加算回路４０では、遅延回路１０の出力信号と係数回路
３０の出力信号とを加算し、加算回路４０の出力信号は
端子２に出力される。端子２に出力される信号なＶｏと
すると、信号処理装置１００の伝達関数Ｈｏ（８１は次
式で与えられる。

Ｏ ＨＯ（Ｓ）　”　ｖｔ　＝　Ｄｔ　（８）＋　Ｋ−Ｆ　
１（Ｓｔ＝　（１＋に−ＣｏｓｂＳＴ　）　・ｅ−”　
　　・−・・・・・（５）第２図は、上記基本回路２０
の一実施例を示す４端子回路網である。同図（ａ）にお
いて、２１はインピーダンス回路ｚ、２３は抵抗Ｒ１−
１１−ある。また同図（ＡＩにおいて、２４は抵抗Ｒ２
，２２はアドミタンス回路Ｙである。上記インピーダン
ス回路２およびアドミタンス回路Ｙは、いずれも双曲線
正接関数−ｈＳＴを近似的に実現する２端子回路網であ
り、基準抵抗ＲＯとすると次式で与えられる。

これらの２およびＹの値な近似的に実現する２端子回路
網２１　、２２は、発明者によって開示された文献（特
公昭６Ｏ−５３４８３）にも記載されているように、第
３図に示す構成のＬＣラダー回路網が公知である。参考
までに、第３図（α）、、（Ａ）において、上記（６）
式を満足するためのインダクタンスＬとキャパシタンス
Ｃの各値は次式で与えられる。第３図（α）のインピー
ダンス２に対しては、第３図（ｂ）のアドミタンスＹに
対しては、ただし、ｎは１以上の整数である。

第２図（ａ）の４端子回路網２０において、入力電圧ｖ
１に対する出力電圧ｖ２の伝達関数Ｆ１（Ｓ）は、上記
（６）式を用いると次式で表される。

ここで、ＲＯ／Ｒ１＝１とすれば、（９）式は上記（４
）式のＦｌ（Ｓ）と一致し、この伝達関数を実現するこ
とができる。同様に、第２図＜ｂ）の４端子回路網２０
の伝達関数Ｆ’１（Ｓ）は、上記（６）式を用いると次
式で表される。

ここで、Ｒ２／Ｒ，＝１とすれば、（ｌＯ）式は上記（
４）式の伝達関数Ｆ１（Ｓ）と一致し、この伝達関数を
実現することができる。

従って、第２図の実施例により実現される４端子回路網
２０を用いることにより、第１図に示した構成で（５）
式の伝達関数Ｈａ　（８１を有する信号処理装置１００
を実現することができる。

（５）式の伝達関数Ｈｏ　（Ｓ）によって定まる上記第
１図の信号処理装置１００の周波数特性を第４図に示す
ｄ第４図の周波数特性より、上記信号処理装置１００は
に＝００場合を境にして、−１＜Ｋ＜Ｏのときは入力信
号Ｖｉの中域あるいは高域成分を強調するプリエンファ
シス回路として動作し、０＜Ｋ＜１のときは入力信号Ｖ
ｉの中域あるいは高域成分を抑圧するディエンファシス
回路として動作することが明らかである。

次に、上記信号処理装置１００において、係数回路３０
の係数Ｋを−１＜Ｋ＜Ｏに定めてプリエンファシス回路
として動作させたときの矩形パルス性の入力信号Ｖｉに
対する応答波形を第５図に示す。同図体）は入力信号Ｖ
ｉの波形を示し、同図（ｂ）は出力信号ｖＯの波形を示
す。このように矩形パルス性の信号に対する応答波形は
、信号の立上りおよび立下りの各エツジの前後にほぼ同
等のピークレベルで奇対称にプリシュートとボストシュ
ートを生じる。

即ち、入力信号Ｖｉの高域成分は、強調によってプリシ
ュートとポストシュートにほぼ均等に分散されるため、
出力信号Ｖｏの尖頭対尖頭値は上記（２）式で示される
従来のエンファシス方式と比べて小さくなる。

従って、このように信号処理されて出力される信号Ｖｏ
を周波数変調して伝送（あるいは記録再生）する場合に
、周波数偏移量な小さく抑えることができるので、その
分ＦＭ信号の占有帯域を狭めることができ、伝送帯域の
制約を受は難くできる。

さらに、過変調を防止できるため、反転現象やスペクト
ルの折返しによるスプリアスの発生を抑えることができ
、波形の強制的クリップの必要もなくなるため波形ひず
みを生じないようにできる。

次に、上記信号処理装置１００と相補的に適用すること
により、プリエンファシス特性とディエンファシス特性
をほぼ完全に整合させ、元の信号を忠実に復元すること
のできる信号処理装置２００の一実施例のブロック図を
第６図に示す。

同図において、３は信号の入力端子、４は信号の出力端
子、１０は信号を時間Ｔ遅延させる遅延回路、１１は信
号を時間２Ｔ遅延させる遅延回路、１２は信号を時間３
Ｔ遅延させる遅延回路、２０ａ、　２０，６　。

２０＋？は第１図の基本回路２０と同じ上記（４）式の
伝達。

関数Ｆ１（Ｓ）を実現する基本回路、３０α、　３０ｂ
、　３０Ｃは第１図の係数回路３０と同様に信号をに倍
に増幅する係数回路、５０は加算回路である。

上記信号処理装置２００の入力信号Ｖｉに対する出力信
号Ｖｏの伝達関数をＨｌ（Ｓ）とすると、伝達関数がＨ
ｏ　（Ｓ）である上記信号処理装置１００で信号処理さ
れた信号を忠実に元の信号に復元するには、（１）式よ
り明らかなように、伝達関数Ｈｈ（Ｓ）は次式を満足す
る関数でなければならない。

Ｈｏ（Ｓｌ　ｘ　Ｈｌ（Ｓ）　＝　ｋ　　　　　　・・
・・・・・・・・・・・・・・・・・・・・・・（１劾
（１１）式を満足する位相特性がＩＪ　エアな伝達関数
Ｈ１（Ｓ）として ただし、ｍは０以上の整数 を考えると、（５）式と（１２１式より、Ｈ□（８１Ｘ
　Ｈｌ　（Ｓ）　＝　ｅ−（−”　１）”　　　　　−
・”・・（１３）となる。このため伝達関数Ｈｏ　（Ｓ
ｔを有する信号処理装置１００で信号処理し、さらに伝
達関数Ｈ１（Ｓｌを有する信号処理装置２００で信号処
理した後の信号は、信号処理装置１０００入力信号に対
し、一定〔（ｍ＋１）Ｔ〕の遅延時間を有するだけで何
等位相ひずみがなく、振幅特性は周波数に無関係に一定
であるので回答振幅ひずみもない。従って、上記信号処
理装置１００と相補的に適用することにより、プリエン
ファシス特性とディエンファシス特性をほぼ完全に整合
させ、元の信号を忠実に復元することのできる信号処理
装置２００の伝達関数Ｈ１（８１が（１２１式で示され
る関数であればよいことは明らかである。

上記（１′ｌＪ式の伝達関数Ｈｔ（８）を多項式に展開
すると、Ｈｌ　（３）＝　ｅ−ｍｓＴΣ（−１）’−１
−（Ｋ−ｃｏｓｈＳＴ）’−’　　　−−−−−−（１
４１１諺ｌ となる。第（ｍ＋２）項以降を無視して、伝達関数Ｈ１
（Ｓ）を第（ｍ＋１）項までを有効項として表すととな
る。−例として、第５項（ｍ＝３）以降を無視して、伝
達関数Ｈｈ（Ｓ）を第４項までを有効項として表すと次
式になる。

Ｈｌ（Ｓ）＝ｅ　　−（Ｋ−ｃａｓｈＳＴ−ｅ　　）・
ｅ第６図に示した信号処理装置２００のブロック図は、
上記（！６）式を実現するものである。

即ち、端子３より入力された信号Ｖｉは、遅延回路１２
および基本回路２０αに入力される。遅延回路１２では
信号Ｖｉを時間３Ｔ遅延し、この遅延された信号は加算
回路５０の非反転入力端子に入力される。

基本回路２０αに入力された信号Ｖｉは、基本回路２０
αで所定のフィルタリング処理が施された後、係数回路
３０αでに倍に増幅される。係数回路３ｏαから出力さ
れた信号Ｖａは、遅延回路１１で時間２Ｔ遅延された後
、加算回路５０の反転入力端子に入力されると共に、基
本回路２０ｂに入力される。基本回路２ＯＡ−に入力さ
れた信号Ｖａは、所定のフィルタリング処理が施された
後、係数回路３０ｂでに倍に増幅される。係数回路３０
ｂから出力された信号ｖｂは、遅延回路１０で時間Ｔ遅
延され、加算回路５ｏの非反転入力端子に入力されると
共に、基本回路２０ｃに入力される。基本回路２０Ｃに
入力された信号ｖｂは、所定のフィルタリング処理が施
され、さらに係数回路３０Ｃでに倍に増幅された後、加
算回路５ｏの反転入力端子に入力される。加算回路５ｏ
に入力される上記各信号において、加算回路５．０の非
反転入力端子に入力される遅延回路１２からの出力信号
および遅延回路１０からの出力信号をそれぞれＶｌ　ｅ
　Ｖａとし、また、加算回路５００反転入力端子に入力
される遅鬼回路１１からの出力信号および係数回路３０
ｃからの出力信号をそれぞれＶ２　＋　Ｖ４とすると、
加算回路５０では、 ■ｏ＝ｖｌ−ｖ２＋ｖ３−ｖ４・・・・・・・・・・・
・・・・（１７）の演算が行われ、この加算回路５０の
出力信号Ｖｏは端子４に出力される。

遅延回路１１　、１２の伝達関数Ｄ２　（Ｓ）　、　Ｄ
ａ　（Ｓ）は、それぞれ であることは周知である。また遅延回路１０の伝達関数
ＤＩ（Ｓ）は、（３）式で与えられる。従って、加算回
路５０Ｖｃ入力サレル上記信号Ｖｌ　＃　Ｖ２　ｅ　ｖ
ａ　ｔ　ｖ４ハ、それぞれ で表すことができるので、第６図の信号処理装置２００
０Å力信号ＶｉＫ対する出力信号Ｖｏの伝達関数Ｈｈ（
Ｓ）は、上記０７）式と（１９）式より次式で与えられ
る。

Ｈｌ（Ｓ）　＝ΔＬ ｉ ＝　Ｄａ　（Ｓ）−Ｋ−Ｆ　１（Ｓ）・Ｄ２（Ｓ）＋　
（Ｋ−Ｆｌ（Ｓ））・Ｄｌ（Ｓ）−（Ｋ−Ｆｘ（Ｓ））
３　　　　　　・・−・・叫・・叫・・（３））さらに
、上記（２））式を（３）　、　（４）　、　（１Ｂ）
式を用いて表すと、Ｈｌ（Ｓｌ＝ｅ　　−（Ｋ−ｃｃｇ
ｈｓＴ−ｅ　　）−ｅとなり、上記（１６）式と一致す
る。

以上により、第６図の信号処理装置２００にて、上記０
６）式の伝達関数Ｈ１（Ｓ）（有効項数４項）を実現で
きる。また一般に、上記（１５）式の伝達関数Ｈ１（Ｓ
ｔ（有効項数（ｍ＋１）項）は、第６図と同様の回路構
成で実現できる。

従って、第６図の信号処理装置２００により、上記（１
２）式の伝達関数Ｈ１（Ｓ）を近似的に実現することが
でき、第１図の信号処理装ｆＩＬ１００と相補的に適用
することにより、プリエンファシス特性とディエンファ
シス特性をほぼ完全に整合させて、元の信号を正しく復
元することができる。

上記信号処理装置２０００周波数特性を第７図に示す。

第７図の周波数特性より、上記信号処理装置２００はに
＝０の場合を境にして、−１＜Ｋ＜００ときは入力信号
Ｖｉの中域あるいは高域成分を抑圧するディエンファシ
ス回路として動作し、Ｏ＜Ｋ＜１のときは入力信号Ｖｉ
の中域あるいは高域成分を強調するプリエンファシス回
路として動作することが明らかである。

ここで、前記のよ５に、第１図の信号処理装置１００に
おいて、係数回路３０の係数にの値を−１＜Ｋ〈０と定
め、信号処理装置１００をプリエンファシス回路として
動作させ、また、第６図の信号処理装置２００におい【
、係数回路３０４　、３（＞ｂ　、　ａｏｃの係数にの
値を上記係数回路３０の係数にの値と一致させて−１＜
Ｋ＜０と定め、信号処理装置２００をディエンファシス
回路とし【動作させる。そして、伝送（あるいは記録再
生）すべき信号を上記信号処理装置１００によってプリ
エンファシスを施した後、ＦＭ変調して伝送（あるいは
記録）し、その受信信号（あるいは再生信号）をＦＭ復
調した後、上先信号処理装置２００によってディエンフ
ァシスを施して元の信号を復元するように系を構成する
と、この伝送系の総合伝達特性は上記（５）式と（１２
１式より次式で与えられる。

Ｈｏ（Ｓ）　Ｘ　Ｈｌ（Ｓ）　＝　ｅ−”　　　　　　
＝−（２２）即ち、この伝送系の総合伝達特性は、一定
（４Ｔ）の遅延時間を有するだけで、位相特性はＩＪ　
＝アであり、回答位相ひずみを生じることはなく、また
振幅特性は周波数に無関係に一定であるので、回答振幅
ひずみを生じることもない。従って、この伝送系では、
波形ひずみなく忠実に信号を伝送でき、かつ上記係数に
の値に応じたエンファシス量に相応して、伝送路で受け
るノイズを抑圧してＳ／Ｎを改善できる。

また、第１図の信号処理装置１００において、係、数回
路３０の係数にの値を０＜Ｋ＜１と定め、信号処理装置
１００をディエンファシス回路として動作させる一方、
第６図の信号処理装置２００において、係数回路３０α
、　−３０ｂ　、　３ｏＣの係数にの値を上記係数回路
３０の係数にの値と一致させてＯ＜Ｋ＜１と定め、信号
処理装置２００をプリエンファシス回路として動作させ
る。そして、伝送（あるいは記録再生）すべぎ信号を上
記信号処理装置２００によってプリエンファシスを施し
た後、ＦＭ変調して伝送（あるいは記録）し、その受信
信号（あるいは再生信号）　なＦＭ復調した後、上記信
号処理装置１００によってディエンファシスを施して元
の信号を復元するように系を椹′成しても、この伝送系
の総合伝達特性は上記（３）式で与えられるので、信号
処理装置１００をプリエンファシス回路として動作させ
、信号処理装置２００をティエンファシス回路として動
作させて伝送系を構成した場合と同様に、波形ひずみな
く忠実に信号を伝送でき、かつ上記係数にの値に応じた
エンファシス量に相応して、伝送路で受けるノイズを抑
圧してＳ／Ｎを改善できる。

以上述べたように、上記第１図の信号処理装置１００と
上記第６図の信号処理装置２００とを相補的に適用する
ことにより、プリエンファシス特性とディエンファシス
特性をほぼ完全に整合させることができる。また、これ
らによってプリエンファシスが施された波形は、第５図
に示したよ’５Ｋ。

信号の高域成分の強調によってプリシュートとポストシ
ー２Ｎ）Ｋ均等に分散されて、信号の尖頭対尖頭値が、
（２）式で示される従来のエンファシス方式より小さく
なる。換言すれば、伝送路の帯域などの条件によって定
まる高域強調された信号の尖頭対尖頭値を一定のもとで
考えれば、本発明のエンファシス方式は従来方式に比ベ
エンファシス量をさらに増加させることができ、その分
Ｓ／Ｎを改善できる効果を有する。

このエンファシス量を増加させる方法としては、上記係
数にの絶対値ＩＫ＋を大きくする方法が最も容易である
が、（２）式の伝達関数Ｇｌ　（Ｓ）と０２（Ｓ）を有
する従来のプリエンファシス回路とディエンファシス回
路を上記本発明の信号処理装置１００　、２００と併用
しても良い。具体的には、第１図の信号処理装置１００
をプリエンファシス回路として動作させ−これと相補的
に第６図の信号処理装置２００をディエンファシス回路
として動作させた場合には、（２）式の伝達関数０１（
Ｓ）を有する従来のプリエンファシス回路を上記信号処
理回路１００と縦続に接続し、（２）式の伝達関数０２
　（Ｓ）を有する従来のディエンファシス回路を上記信
号処理装置２００と縦続に接続して構成される。また同
様に、第１図の信号処理装置１００をディエンファシス
回路として動作させ、これと相補的に第６図の信号処理
装置２００をプリエンファシス回路として動作させた場
合には、（２）式の伝達関数０１（Ｓ）を有する従来の
プリエンファシス回路を上記信号処理装置２００と縦続
に接続し、（２）式の伝達関数０２　（Ｓ）を有する従
来のディエンファシス回路を上記信号処理装置１００と
縦続に接続して構成される。以上の構成によれば、（２
）式の時定数τｌ、τ２を比較的大きな値に設定するこ
とにより、伝達関数Ｇｌ（Ｓ）の従来のプリエンファシ
ス回路を主として信号の低域強調のために用いることが
でき、プリエンファシス回路として動作させた上記信号
処理装置１００あるいは２００を主として信号の中域あ
るいは高域強調のために用いることができ、広い周波数
範囲に渡って波形ひずみなくＳ／Ｎを改善することがで
きる。

以上の実施例では、（１２）式の伝達関数Ｈｔ（Ｓ）を
近似的に実現する装置として、（１２）式の伝達関数Ｈ
ｔ（Ｓ）を多項式に展開し、第４項までを有効項とした
（１６）式の伝達関数Ｈ１（Ｓ）を実現する第６図の信
号処理装置２００を用いたが、一般に、第（ｍ＋１）項
までを有効項とした（固成の伝達関数Ｈ１（Ｓ）を実現
する信号処理装置は、第６図の信号処理装置２００と同
様の回路構成で実現できるので、第（ｍ＋　１　）項ま
での有効項を実現する信号処理装置を用いても良い。尚
、より多くの有効項を実現する信号処理装置はど、より
厳密に（１２１式の伝達関数Ｈ１（Ｓ）を実現でき、プ
リエンファシス特性とディエン７７シス４！ＨＩより完
全に整合させ得ることは言うまでもない。さらに、第（
ｍ＋１）項までを有効項とし−た上記（１５）式の伝達
関数Ｈ１（Ｓ）における定数におよびＴの値を、上記（
１２）式の伝達関数Ｈ１（Ｓ）における値と必ずしも一
致させず、適当な定数に°およびＴ’＆Ｃ変えることに
より、上記（１５）式の伝達関数Ｈ１（８１の近似度を
向上させることができ、少ない有効項数でも（固成の伝
達関数Ｈ１（Ｓ）を厳密に実現することが可能である。

−例として、Ｋ　＝　−０，５０、Ｔ　＝　１２５　ｎ
ｍ　、有効項数４（ｍ＝３）の場合、上記（１φ式の伝
達関数Ｈ１（Ｓ）における上記定数におよびＴの値をそ
れぞれに’＝　−０，４９、Ｔ　’＝’１４０ｎｓＩ！
ｌｅに変更することにより、上記（１６）式の伝達関数
Ｆｈ（Ｓ）と上記６ｉ式の伝達関数Ｈｔ（Ｓ）をより一
層一致させることができる。

また、以上の実施例は、いずれも第１図の基本回路２０
を第３図に示したＬＣラダー回路網を用い、いわばアナ
ログ処理手段で構成した場合を示したが、本発明はこれ
に限定されるものではなく、上記基本回路２０をディジ
タル処理手段を用い、いわゆるディジタルフィルタで構
成してもよい。

上記第１図の基本回路２０をディジタルフィルタで構成
した場合のディジタル処理式基本回路２０Ｄの一実施例
を第８図に示す。同図において、５は信号の入力端子、
６は信号の出力端子、６０はＡ／Ｄ変換器、７０は後で
述べる伝達関数Ｆ　１　（Ｚ３を実現するディジタルフ
ィルタ、８０はＤ／Ａ変換器である。

端子５から入力された信号ＥｉはＡ／Ｄ変換器６０くお
いて、サンプリング周期Ｔｏで遂次アナログ信号からデ
ィジタル信号に変換され、その出力信号Ｅｉ′はディジ
タルフィルタ７０に入力される。ディジタルフィルタ７
０で所定のフィルタリング処理された信号Ｅｏ’はＤ／
Ａ変換器８０に入力され、ディジタル信号からアナログ
信号に変換される。そして、このＤ／Ａ変換器８０の出
力信号Ｅｏは端子６に出力される。

次に、上記ディジタルフィルタ７０の一実施例を第９図
に示す。

アナログフィルタをディジタルフィルタに変換する方法
として、次式の標準Ｚ変換を用いる方法が知られている
。

Ｚ　＝　ｅ”　（Ｔ□はサンプリング周期）　・・・・
・・（２３）（４）式で示される第１図の基本回路２０
の伝達関数Ｆ１（Ｓ）を変形すると次式になる。

Ｆｌ（Ｓ）＝＋（１＋ｅ−２ｓＴ）　　　　　・・・・
・・・・・・・・・・・・・・・・・（２４（２４１式
の伝達関数Ｆ１（８１に仁）式を代入すると、次式が得
られる。

Ｆ　１（Ｚ）　＝＋（１＋　Ｚ−２Ｎ）　　　　　・・
・・・・・・・・・・・・・・・・・・・（２５）ただ
し、Ｎ　＝　Ｔ／Ｔ。

第９図の実施例は、上記（２５）式の伝達関数Ｆ　ｓ　
（Ｚ）を実現するディジタルフィルタである。

同図において、７１は第８因のＡ／Ｄ変換器６０から出
力されるディジタル信号Ｅｉの入力端子、７２は第８図
のＤ／Ａ変換器８０に入力されるディジタル信号Ｅｏの
出力端子、７３は遅延回路、７４α、７４ｂは係数回路
、７５は加算回路である。

端子７１から入力された信号Ｅｉは、遅延回路７３およ
び係数回路７４αに入力される。遅延回路７３に入力さ
れた信号Ｅｉは、遅延回路７３で２Ｎビツト（時間にし
て２Ｔ）遅延される。そして、遅延回路７３からの出力
信号は、係数回路７４ｂにて１／２倍に増幅され、その
出力信号は加算回路７５に入力される。他方、係数回路
ハαに入力された信号Ｅ１は、係数回路７４αで１／２
倍に増幅され、その出力信号は加算回路７５に入力され
る。加算回路７５では、上記係数回路７４αの出力信号
と上記係数回路７４ｈの出力信号を加算し、加算回路７
５かもの出力信号Ｅｏは端子７２に出力される。尚、（
２５）式で示したＮ（＝Ｔ／Ｔｏ）は、遅延回路７３α
、７３ｂでの遅延ビット数であり、１以上の整数になる
ように、すｙブリング周期Ｔ。

を設定する。

以上のようにして、第８図におけるディジタルフィルタ
７０を構成することにより、第８図のディジタル処理式
基本回路２０Ｄの入力端子５から出力端子６までの伝達
関数は、（４）式で示した第１図の基本回路２０の伝達
関数Ｆｌ（Ｓ）と一致することは言うまでもない。

従って、第１図の信号処理装置１００において、基本回
路２０を上記ディジタル処理式基本回路２０Ｄに置き換
えることにより、第１図の信号処理装置１００に相応す
るディジタル処理式信号処理装置を構成できる。

また、第６図の信号処理装置２００において、基本回路
２０α、　２０ｂ　、　２０Ｃは上記基本回路２０と同
じであるので、基本回路２０α、　２０ｈ　、　２０Ｃ
をそれぞれ上記ディジタル処理式基本回路２０Ｄに置き
換えることにより、第６図の信号処理装置２００に相応
するディジタル処理式信号処理装置を構成できるヶ以上
の実施例では、第１図の信号処理装置１００および第６
図の信号処理装置２００において、基本回路２０および
基本回路２０α、　２０ｂ　、　２０Ｃをそれぞれ上記
ディジタル処理式基本回路２０Ｄに置き換えたディジタ
ル処理式信号処理装置を示したが、上記信号処理装置１
００　、２００をすべてディジタル回路で構成してもよ
い。

第１図の信号処理装置１００をすべてディジタル回路で
構成した場合のディジタル処理式信号処理装置１００Ｄ
の一実施例を第１０図に示す。同図は一部第８図と共通
であり、共通部分には同一符号を付し、その詳細説明は
省略する。第１０図において、１は信号の入力端子、２
は信号の出力端子、９０は後で述べる伝達関数Ｈｏ（Ｚ
）を実現するディジタルフィルタである。

端子１から入力された信号Ｖｉは、Ａ／Ｄ変換器６０に
おいてサンプリング周期Ｔｏで遂次ディジタル信号に変
換され、その出力信号Ｖｉはディジタルフィルタ９０に
入力される。ディジタルフィルタ９０で所定のフィルタ
リング処理が施された信号ｖＯはＤ／Ａ変換器８０に人
力され、アナログ信号に変換される。

そして、このＤ／Ａ変換器８０の出力信号ｖＯは端子２
に出力される。

次に、上記ディジタルフィルタ９０の一実施例を第１１
図に示す。

第１図の信号処理装置　Ｚｏｏの伝達関数Ｈｏ（Ｓ）（
上記（５）式）を変形すると次式になる。

Ｈ□（Ｓ）　＝　’　＋　ｅ−８Ｔ＋　’　、ｅ−２Ｓ
Ｔ＝−０，（２４この（２６）式に上記に）式を代入し
て、上記標準Ｚ変換を施すと次式を得る。

第１１図の実施例は、上記（ロ）式の伝達関数Ｈｏのを
実現するディジタルフィルタである。

第１１図において、９１は第１０図のＡ／Ｄ変換器６０
゜から出力されるディジタル信号■１の入力端子、９２
は第１０図のＤ／Ａ変換器８０に入力されるディジタル
信号Ｖｏの出力繻子、９３は遅延回路、９４は上記（ロ
）式の伝達関数Ｆ２　（Ｚ＋を実現するディジタルフィ
ルタ、９５は加算回路である。尚、上記オ）式の伝達関
数Ｆ２■は、基本的に第８図のディジタル処理式基本回
路２０Ｄを構成するディジタルフィルタ７０の伝達関数
Ｆｌ■）（上記２Ｎ）式）をに倍したものであるから、
具体的には、第９図のディジタルフィルタ７０において
、係数回路７４α、７４ｂを係数値がＶ２倍の係数回路
に変更するだけで実現できる。

端子９１から入力された信号ｖ１は、遅延回路９３およ
びディジタルフィルタ９４に入力される。遅延回路９３
に入力された信号Ｖｉは、遅延回路９３でＮピット（時
間にしてＴ）遅延され、その出力信号は加算回路９５に
入力される。他方、ディジタルフィルタ９４に入力され
た信号Ｖｉは、所定のフィルタリング処理が施され、そ
の出力信号は加算回路９５に入力される。加算回路９５
では、上記遅延回路９３の出力信号と上記ディジタルフ
ィルタ９４の出力信号を加算し、加算回路９５の出力信
号■０は端子９２に出力される。

以上のようにして、第１０図におけるディジタルフィル
タ９０を構成することにより、第１０図のディジタル処
理式信号処理装置１００Ｄの入力端子１から出力端子２
までの伝達関数は、（５）式で示した第１図の信号処理
装置１００の伝達関数Ｈｏ（Ｓ）と一致し、上記信号処
理装置１００をすべてディジタル回路で構成できる。

次Ｋ、第６図の信号処理装置２００をすべてディジタル
回路で構成した場合のディジタル処理式信号処理装置２
００　Ｄの一実施例を第１２図に示す。同図は一部第１
０図と共通であり、共通部分には同一符号を付し、その
詳細説明は省略する。第１２図において、３は信号の入
力端子、４は信号の出力端子−１１０は後で述べる伝達
関数Ｈ１（Ｚｌを実現するディジタルフィルタである。

第１２図のディジタル処理式信号処理装置２００Ｄの動
作は、ディジタルフィルタ１１０のフィルタリング処理
が異なるだけで、他のＡ／Ｄ変換器６０とＤ／Ａ変換器
８０の動作は、第１０図の信号処理装置１００Ｄと同じ
であるので、その詳細説明は省略する。

次に、上記ディジタルフィルタ１１０の一実施例を第１
３図に示す。

第６図の信号処理装置２００の伝達関数Ｈｓ　（８１（
上。

記（１６）式）を変形すると次式になる。

−３８Ｔ　　Ｋ Ｈｌ（Ｓ）＝ｅ　　　−（−（１＋ｅ−”））・ｅ−”
この（イ）式に上記に）式を代入して、上記標準２変換
を施すと次式を得る。

Ｈｌ　（Ｚｌ　＝　Ｚ−３Ｎ−Ｆ２（：Ｚｌ　・Ｚ−２
Ｎ＋　（Ｆ２（Ｚ））　２・Ｚ　’−（Ｆ２（Ｚ））３
　　　　　　　　・・・・・・・・・・・・・・・（２
））ただし、Ｆ２　（Ｚ）は上記（ロ）式で表される伝
達関数である。第１３図の実施例は、上記に）式の伝達
関数Ｈ１（Ｚ）を実現するディジタルフィルタである。

第１３図において、１１１は第１２図のＡ／Ｄ変換器６
０から出力されるディジタル信号Ｖｉの入力端子、１１
２は第１２図のＤ／Ａ変換器８０に入力されるディジタ
ル信号Ｖｏの出力端子、９４α、　９４ｈ　、　９４Ｃ
は上記（−式の伝達関数Ｆ２（Ｚ）を実現する第１１図
におけるディジタルフィルタ９４と同じディジタルフィ
ルタ、Ｆ３　、９３　、１１５は遅延回路、１１６は加
算回路である。

端子１１１より入力された信号Ｖｉは、遅延回路１１５
およびディジタルフィルタ９４αに入力される。遅延回
路１１５に入力された信号ｖ１は、遅延回路１１５で３
Ｎビツト（時間にして３Ｔ）遅延され、その出力信号ｖ
１は加算回路１１６に入力される。他方、ディジタルフ
ィルタ９４４に入力された信号ｖ１は、所定のフィルタ
リング処理が施され、その出力信号Ｖａは遅延回路７３
およびディジタルフィルタ９４ｈに入力される。遅延回
路７３に入力された信号Ｖａは、遅延回路７３で２Ｎビ
ツト（時間にして２Ｔ）遅延され、その出力信号ｖ２は
加算回路１１６に入力される。また、ディジタルフィル
タ９４４に入力された信号Ｖａは、所定のフィルタリン
グ処理が施され、その出力信号ｖｂは遅延回路９３およ
びディジタルフィルタ９４Ｃに入力される。遅延回路９
３に入力された信号ｖｂは、遅延回路９３でＮビット遅
延され、その出力信号ｖ３は加算回路１１６に入力され
る。ディジタルフィルタ９４Ｃに入力された信号ｖｂは
、所定のフィルタリング処理が施され、その出力信号Ｖ
″４は加算回路１１６に入力される。加算回路１１６で
は、加算回路１１６に入力される上記信号ｖ１ｅ　Ｆ２
　＃　Ｆ３　ｅ　Ｆ４に対し、 Ｖｏ　：　Ｖ’Ｉ　　Ｆ２　＋　Ｆ３−　Ｆ４　　　　
　−−−−　（ａｏｌの演算を施し、この加算回路１１
６の出力信号Ｖｏ　Ｉｔ端子１１２に出力される。

以上のようにして、第１２図におけるディジタルフィル
タ１１０を構成することＫより、第１２図のディジタル
処理式信号処理袋ｆｉ２００Ｄの入力端子３から出力端
子４までの伝達関数は、０６）式で示した第６図の信号
処理装置２００の伝達関数Ｈ１（Ｓ）と一致し、上記信
号処理装置２００をすべてディジタル回路で構成できる
。

〔発明の効果〕

以上述べたように、本発明によれば、伝送（あるいは記
録再生）すべき信号を位相特性がＩＪ　ニアで所望の振
幅特性を有する信号に変換し、特に信号の中域ないしは
高域を振幅強調する位相特性がリニアなプリエンファシ
ス回路と、その振幅特性と逆の特性を有しかつ位相特性
がＩＪ　ニアで広い周波数範囲に渡り１上記プリ工ンフ
アシス回路と十分に整合させることのできるディエンフ
ァシス回路とを比較的簡単な構成で実現することができ
る。

また、これらをディジタル回路によって構成することも
容易で、信号処理の精度や安定度を高めることができ、
回路の集積化も容易となる。

また、これをＦＭ伝送系に適用すれば、伝送帯域を広げ
ずに周波数偏移量を大きくすることができ、かつ過変調
防止のための波形クリップの手段も不要となり、波形ひ
ずみな（Ｓ／Ｎを改善できる。

【図面の簡単な説明】

第１図は本発明の信号処理装置の一実施例を示１すブロ
ック図、第２図は本発明に係わる基本回路の一実施例を
示すブロック図、第３図は本発明において使用されるイ
ンピーダンス回路およびアドミタンス回路の具体例を示
す結線図、第４図は第１図の信号処理装置の振幅特性を
示す特性図、第５図は第１図の信号処理装置の応答波形
を示す波形図、第６図は本発明の信号処理装置の他の実
施例を示すブロック図、第７図は第６図の信号処理装置
の振幅特性を示す特性図、第８図は本発明に係わる基本
回路の他の実施例を示すブロック図、第９図は第８図の
基本回路を構成するディジタルフィルタの一実施例を示
すブロック図、第１０図は本発明の信号処理装置の他の
実施例を示すブロック図、第１１図は第１０図の信号処
理装置を構成するディジタルフィルタの一実施例を示す
ブロック図、！１２図は本発明の信号処理装置の他の実
施例を示すブロック図、第１３図は第１２図の信号処理
装置を構成するディジタルフィルタの一実施例を示すブ
ロック図である。 ２０　、２０Ｄ・・・基本回路、 ２１・・・インピーダンス回路、 ２２・・・アドミタンス回路、 １０　、１１　、１２　、７３　、９３　、１１５・・
・遅延回路、３０　、３０α、　３０ｂ　、　７４α、
７４ｂ・・・係数回路、４０　、５０　、７５　、９５
　、１１６・・・加算回路、１００　、１００Ｄ　、　
２００　、２００Ｄ・・・信号処理装置。 代理人弁理士　小　川　勝　男　− 第　Ｉ　図 第　２　図 （ｂ） （ｂ） 第　５　図 （α） 第　６　図 Ｊ 第　７　図 第８図 第　ｑ　区 Ｉ　　　　　　　　　　　　　ｆ、。 Ｌ−一一一一一嘔氾−Ｊカ ミ　ｔＯ図 第　１１　　区 Ｌ　−−ｍ−＃ｉｏ（”ノーーーー」 躬　Ｉ２　　図 躬　Ｉ３　　図 Ｈ

Claims (1)

1. 【特許請求の範囲】 １、入力信号を所定の周波数特性を有する信号に変換す
   る装置において、ωを入力信号の角周波数、Ｔを時間の
   単位を有する定数として、 ｃｏｓｈ（ｊωＴ）・ｅ＾−＾ｊ＾ω＾Ｔ なる関数で近似される伝達関数を有する基本回路を介し
   た入力信号と、入力信号を所定時間遅延した信号とを所
   定の比率で合成する手段で構成される信号処理装置。 ２、上記基本回路が、Ｒ＿０を基準抵抗として、Ｒ＿０
   ×ｔａｎｈ（ｊωＴ）なる関数で近似されるインピーダ
   ンス回路Ｚ、あるいはｔａｎｈ（ｊωＴ）／Ｒ＿０なる
   関数で近似されるアドミタンス回路Ｙと抵抗Ｒとを直列
   接続して構成されることを特徴とする特許請求の範囲第
   １項記載の信号処理装置。 ３、上記基本回路が、その伝達関数をＺ変換（Ｚ＝ｅ＾
   ｊ＾ω＾Ｔ＾＿＾０）し、Ｔ＿０をサンプリング周期、
   Ｎ＝Ｔ／Ｔ＿０として、 （１／２）（１＋Ｚ＾−＾２＾Ｎ） なる関数で近似される伝達関数を有するディジタルフィ
   ルタで構成されることを特徴とする特許請求の範囲第１
   項記載の信号処理装置。 ４、特許請求の範囲第１項記載の信号処理装置において
   、その伝達関数をＨ（Ｓ）（Ｓ＝ｊω、ωは入力信号の
   角周波数）として、上記伝達関数Ｈ（Ｓ）をＺ変換（Ｚ
   ＝ｅ＾ｊ＾ω＾Ｔ＾＿＾０、Ｔ＿０はサンプリング周期
   ）したＨ（Ｚ）なる関数を伝達関数とするディジタルフ
   ィルタで構成される信号処理装置。 ５、入力信号を所定の周波数特性を有する信号に変換す
   る装置において、ωを入力信号の角周波数、Ｔを時間の
   単位を有する定数、Ｋを定数として、 ｛１＋Ｋ・ｃｏｓｈ（ｊωＴ）｝・ｅ＾−＾ｊ＾ω＾Ｔ なる関数で近似される伝達関数を有する第１の信号処理
   装置と、ｍを０以上の整数として、 ｅ＾−＾ｊ＾ω＾Ｔ／１＋Ｋ・ｃｏｓｈ（ｊωＴ） なる関数で近似される伝達関数を有する第２の信号処理
   装置とを縦続的に接続するように構成したことを特徴と
   する信号処理装置。 ６、τ＿１およびτ＿２をいずれも時間の単位を有する
   定数（τ＿１≠τ＿２）として、 （１＋ｊωτ＿１）／（１＋ｊωτ＿２） なる関数で近似される伝達関数を有する回路を上記第１
   の信号処理装置に縦続接続し、 （１＋ｊωτ＿２）／（１＋ｊωτ＿１） なる関数で近似される伝達関数を有する回路を上記第２
   の信号処理装置に縦続接続するようにしたことを特徴と
   する特許請求の範囲第５項記載の信号処理装置。