JPS6384146A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6384146A JPS6384146A JP61230400A JP23040086A JPS6384146A JP S6384146 A JPS6384146 A JP S6384146A JP 61230400 A JP61230400 A JP 61230400A JP 23040086 A JP23040086 A JP 23040086A JP S6384146 A JPS6384146 A JP S6384146A
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- JP
- Japan
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- region
- diode
- transistor
- type
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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- 239000000758 substrate Substances 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract 1
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は静電破壊から回路素子を保護する半導体装置に
関するものである。
関するものである。
従来の技術
従来より、半導体集積回路を静電気から保護するために
、入力端子に静電破壊防止用の保護回路を挿入し、集積
化することが行なわれている。その−例として、第３図
のように入力端子１１と電源Ｖｃｃの間にダイオードＤ
２を入れ、入力端子１１と接地ＧＮＤの間にダイオード
Ｄ３を入れる方法がある。このように構成された保護回
路は、入力端子１１に正の静電気が印加されると、ダイ
オードＤ２が順方向にバイアスされて導通し、ダイオー
ドＤ２を通って電源Ｖｃｃに電流が流れ込み、また、入
力端子１１に負の静電気が印加されると、ダイオードＤ
３が順方向にバイアスされて導通し、ダイオードＤ３を
通って接地ＧＮＤから入力端子１１へ電流が流れるので
、電源Ｖｃｃと接地ＧＮＤ間に接続された回路素子（図
示せず）を静電気から保護することができる。
、入力端子に静電破壊防止用の保護回路を挿入し、集積
化することが行なわれている。その−例として、第３図
のように入力端子１１と電源Ｖｃｃの間にダイオードＤ
２を入れ、入力端子１１と接地ＧＮＤの間にダイオード
Ｄ３を入れる方法がある。このように構成された保護回
路は、入力端子１１に正の静電気が印加されると、ダイ
オードＤ２が順方向にバイアスされて導通し、ダイオー
ドＤ２を通って電源Ｖｃｃに電流が流れ込み、また、入
力端子１１に負の静電気が印加されると、ダイオードＤ
３が順方向にバイアスされて導通し、ダイオードＤ３を
通って接地ＧＮＤから入力端子１１へ電流が流れるので
、電源Ｖｃｃと接地ＧＮＤ間に接続された回路素子（図
示せず）を静電気から保護することができる。
発明が解決しようとする問題点
しかしながら、上記従来の保護回路を、入力電圧が電源
電圧よりも高くなってもその動作を保障しなければなら
ない半導体集積回路に応用すると、電源電圧より高い正
の入力電圧が入力端子１１に印加された場合に、正の静
電破壊を防止するためのダイオードＤ２が導通してしま
うため、正常な回路動作が行なわれなくなるという問題
がある。本発明は、このような半導体集積回路を正の静
電破壊から保護することを目的とする。
電圧よりも高くなってもその動作を保障しなければなら
ない半導体集積回路に応用すると、電源電圧より高い正
の入力電圧が入力端子１１に印加された場合に、正の静
電破壊を防止するためのダイオードＤ２が導通してしま
うため、正常な回路動作が行なわれなくなるという問題
がある。本発明は、このような半導体集積回路を正の静
電破壊から保護することを目的とする。
問題点を解決するための手段
この目的を達成するために、本発明の半導体集積回路は
、同一島内に、アノードを接地したダイオードと、ベー
スとエミッタを接地したトランジスタを作り込み、上記
ダイオードのカソードおよび上記トランジスタのコレク
タを信号入力端子に接続してなるものである。
、同一島内に、アノードを接地したダイオードと、ベー
スとエミッタを接地したトランジスタを作り込み、上記
ダイオードのカソードおよび上記トランジスタのコレク
タを信号入力端子に接続してなるものである。
作用
この構造によって、入力端子に負の静電気が印加された
場合には、ダイオードを通って接地ＧＮＤから電流が流
れ、正の静電気が印加された場合には、その電流がトラ
ンジスタのコレクタからベースに流れ、ベースの広がり
抵抗によってベースの電位が０．７Ｖに上がると、ベー
ス、エミッタは順バイアスされ、コレクタからエミッタ
へ大量の電流が流れ、その電流によって静電気の電荷を
接地ＧＮＤに放電し、素子を保護することができる。
場合には、ダイオードを通って接地ＧＮＤから電流が流
れ、正の静電気が印加された場合には、その電流がトラ
ンジスタのコレクタからベースに流れ、ベースの広がり
抵抗によってベースの電位が０．７Ｖに上がると、ベー
ス、エミッタは順バイアスされ、コレクタからエミッタ
へ大量の電流が流れ、その電流によって静電気の電荷を
接地ＧＮＤに放電し、素子を保護することができる。
実施例
電源電圧よりも高い入力電圧を保障することができる半
導体集積回路の一実施例、として、第１図、第２図を用
いて説明する。保護用素子は、第１図斜視断面図に示す
ように、Ｐ型シリコン基板１、埋込層と呼ばれる高不純
物濃度層２の上に、Ｎ型シリコン層３をエピタキシャル
成長させ、さらに、このＮ型シリコン層３をＰ型分離領
域４で囲んで島領域を形成し、島領域中に、トランジス
タのベース領域で、かつ、ダイオードのアノード領域と
なるＰ型頭域５を作り込み、さらにトランジスタのコレ
クタ領域となるＮ＋＋域６と、Ｐ型頭域５の中にトラン
ジスタのエミッタ領域となるＮ＋型領領域７同時に形成
する。Ｎ＋型領領域６トランジスタのコレクタ領域でか
つダイオードのカソード領域）に信号入力用電極（図示
せず）を接続し、Ｎ＋型領領域７トランジスタのエミッ
タ領域）に半導体基板へ接続する配線層（図示せず）が
形成され、また、配線層がＮ型シリコン層３に直接接す
ることにより、ショットキーダイオードのショットキー
領域８を形成する。なお、第１図のように、Ｐ型頭域５
（トランジスタのベースでかつダイオードのアノード領
域）は、直接、Ｐ型分離領域４と接していることにより
接地されるので、Ｐ型頭域５（トランジスタのベース領
域で、かつ、ダイオードのアノード領域）内に、コンタ
クトを取る必要や配線を行なう必要がなく、また、Ｐ型
頭域５（トランジスタのベース領域で、かつアノード領
域）とＰ型分離領域４との間にマスク余裕をとる必要も
ないので、マスク上の面積を縮小することができる。さ
らに、Ｐ型分離領域５（トランジスタのベース領域で、
かつダイオードのアノード領域）に比べてＮ＋型領領域
７トランジスタのエミッタ領域）のコンタクトを小さく
とることによって、ベースの広がり抵抗ができる。
導体集積回路の一実施例、として、第１図、第２図を用
いて説明する。保護用素子は、第１図斜視断面図に示す
ように、Ｐ型シリコン基板１、埋込層と呼ばれる高不純
物濃度層２の上に、Ｎ型シリコン層３をエピタキシャル
成長させ、さらに、このＮ型シリコン層３をＰ型分離領
域４で囲んで島領域を形成し、島領域中に、トランジス
タのベース領域で、かつ、ダイオードのアノード領域と
なるＰ型頭域５を作り込み、さらにトランジスタのコレ
クタ領域となるＮ＋＋域６と、Ｐ型頭域５の中にトラン
ジスタのエミッタ領域となるＮ＋型領領域７同時に形成
する。Ｎ＋型領領域６トランジスタのコレクタ領域でか
つダイオードのカソード領域）に信号入力用電極（図示
せず）を接続し、Ｎ＋型領領域７トランジスタのエミッ
タ領域）に半導体基板へ接続する配線層（図示せず）が
形成され、また、配線層がＮ型シリコン層３に直接接す
ることにより、ショットキーダイオードのショットキー
領域８を形成する。なお、第１図のように、Ｐ型頭域５
（トランジスタのベースでかつダイオードのアノード領
域）は、直接、Ｐ型分離領域４と接していることにより
接地されるので、Ｐ型頭域５（トランジスタのベース領
域で、かつ、ダイオードのアノード領域）内に、コンタ
クトを取る必要や配線を行なう必要がなく、また、Ｐ型
頭域５（トランジスタのベース領域で、かつアノード領
域）とＰ型分離領域４との間にマスク余裕をとる必要も
ないので、マスク上の面積を縮小することができる。さ
らに、Ｐ型分離領域５（トランジスタのベース領域で、
かつダイオードのアノード領域）に比べてＮ＋型領領域
７トランジスタのエミッタ領域）のコンタクトを小さく
とることによって、ベースの広がり抵抗ができる。
以上の構造により、第２図に示すように、Ｎ＋型領領域
７エミッタ、Ｐ型頭域５をベース、Ｎ＋型領領域６コレ
クタとしたＮＰＮ トランジスタＱ１と、Ｎ＋型領領域
６カソード、ショットキー領域８をアノードとするショ
ットキーダイオードＤ１が形成され、ＮＰＮ トランジ
スタＱ１のコレクタとショットキーダイオードＤ１のカ
ソードが信号入力端子９となり、ＮＰＮトランジスタＱ
１のベースとエミッタ、ショットキーダイオードＤＩの
アノードが接地された保護回路が構成される。この構造
によって負の静電気が生じた場合には、ショットキーダ
イオードＤ１を通して接地ＧＮＤから電流が流れ、正の
静電気が生じた場合には、その電流がトランジスタＱ１
のコレクタからベースに流れ、ベースの電位が０，７Ｖ
に上がり、ベース、エミッタ間は順バイアスされ、コレ
クタからエミッタへ大きな電流を流すことができ、集積
回路が破壊されることなく、その電荷を低いインピーダ
ンス部を通じて流すことができる。
７エミッタ、Ｐ型頭域５をベース、Ｎ＋型領領域６コレ
クタとしたＮＰＮ トランジスタＱ１と、Ｎ＋型領領域
６カソード、ショットキー領域８をアノードとするショ
ットキーダイオードＤ１が形成され、ＮＰＮ トランジ
スタＱ１のコレクタとショットキーダイオードＤ１のカ
ソードが信号入力端子９となり、ＮＰＮトランジスタＱ
１のベースとエミッタ、ショットキーダイオードＤＩの
アノードが接地された保護回路が構成される。この構造
によって負の静電気が生じた場合には、ショットキーダ
イオードＤ１を通して接地ＧＮＤから電流が流れ、正の
静電気が生じた場合には、その電流がトランジスタＱ１
のコレクタからベースに流れ、ベースの電位が０，７Ｖ
に上がり、ベース、エミッタ間は順バイアスされ、コレ
クタからエミッタへ大きな電流を流すことができ、集積
回路が破壊されることなく、その電荷を低いインピーダ
ンス部を通じて流すことができる。
発明の効果
本発明は、同一島内にダイオードとＮＰＮトランジスタ
を形成し、上記ダイオードのアノードおよび上記トラン
ジスタのベースとエミッタを接地し、上記ダイオードの
カソードと上シ己トランジスタのコレクタを信号入力端
子としたものであるから、入力電圧が電源電圧よりも高
くなってもその動作を保障しなければならない半導体集
積回路に応用しても、正および負の静電破壊を確実に防
止することができる。しかも本発明は、同一島内にダイ
オードとＮＰＮ トランジスタを形成しているため、集
梼度の高い半導体集積回路の保護回路が得られる。事実
、この保護回路を入れることによって、従来の数倍の静
電耐圧が得られることを確認した。
を形成し、上記ダイオードのアノードおよび上記トラン
ジスタのベースとエミッタを接地し、上記ダイオードの
カソードと上シ己トランジスタのコレクタを信号入力端
子としたものであるから、入力電圧が電源電圧よりも高
くなってもその動作を保障しなければならない半導体集
積回路に応用しても、正および負の静電破壊を確実に防
止することができる。しかも本発明は、同一島内にダイ
オードとＮＰＮ トランジスタを形成しているため、集
梼度の高い半導体集積回路の保護回路が得られる。事実
、この保護回路を入れることによって、従来の数倍の静
電耐圧が得られることを確認した。
第１図は本発明の静電破壊防止用集積回路の斜視断面図
、第２図は本発明を適用した一実施例の回路図、第３図
は従来例の回路図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
＋シリコン層、３・・・・・・Ｎ型シリコン層（エピタ
キシャル層）、４・・・・・・Ｐ型分離領域、５・・・
・・・Ｐ型領域（トランジスタのベースおよびダイオー
ドのアノード領域）、６・・・・・・Ｎ＋型領領域トラ
ンジスタのコレクタおよびダイオードのカソード領域）
、７・・・・・・Ｎ＋型領領域トランジスタのエミッタ
領域）、８・・・・・・ショットキー領域、９・・・・
・・入力端子、１０・・・・・・出力端子、１１・・・
・・・入力端子。 代理人の氏名 弁理士 中尾敏男 ほか１名９−−一人
力掲子 ｌｏ−−一巴力為） ＤＩ−ｍ−タイオード
、第２図は本発明を適用した一実施例の回路図、第３図
は従来例の回路図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
＋シリコン層、３・・・・・・Ｎ型シリコン層（エピタ
キシャル層）、４・・・・・・Ｐ型分離領域、５・・・
・・・Ｐ型領域（トランジスタのベースおよびダイオー
ドのアノード領域）、６・・・・・・Ｎ＋型領領域トラ
ンジスタのコレクタおよびダイオードのカソード領域）
、７・・・・・・Ｎ＋型領領域トランジスタのエミッタ
領域）、８・・・・・・ショットキー領域、９・・・・
・・入力端子、１０・・・・・・出力端子、１１・・・
・・・入力端子。 代理人の氏名 弁理士 中尾敏男 ほか１名９−−一人
力掲子 ｌｏ−−一巴力為） ＤＩ−ｍ−タイオード
Claims (1)
- 同一島内にダイオードとＮＰＮトランジスタを形成し、
上記ダイオードのアノードおよび上記トランジスタのベ
ースとエミッタとを接地し、上記ダイオードのカソード
と上記トランジスタのコレクタとを信号入力端子とした
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230400A JPH0714023B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230400A JPH0714023B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384146A true JPS6384146A (ja) | 1988-04-14 |
| JPH0714023B2 JPH0714023B2 (ja) | 1995-02-15 |
Family
ID=16907285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230400A Expired - Lifetime JPH0714023B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714023B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503579A (ja) * | 1973-05-12 | 1975-01-14 | ||
| JPS53159267U (ja) * | 1977-05-20 | 1978-12-13 |
-
1986
- 1986-09-29 JP JP61230400A patent/JPH0714023B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503579A (ja) * | 1973-05-12 | 1975-01-14 | ||
| JPS53159267U (ja) * | 1977-05-20 | 1978-12-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714023B2 (ja) | 1995-02-15 |
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