JPS6367520A - デイジタルパルスのパルス幅確保およびノイズ抑制のための回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルパルスのパルス幅確保およびノイ
ズ抑制のための回路に関する。

特に、本発明はパルスエンコーダ回路において有用であ
る。

〔従来の技術〕

パルスエンコーダは主に数値制御（ＮＣ）等の移動物の
精密位置検出に用いられている。パルスエンコーダは一
般に、インクリメンタル形式のものとアブソリュート形
式のものがあるが、機構の簡単なインクリメンタル形式
の機構部を有し、実質的にアブソリュート形式のパルス
エンコーダとして機能し得るパルスエンコーダが提案さ
れている（例えば、特開昭６０−２１８０２７号、特開
昭２１８０２９号参照）。

このようなパルスエンコーダは例えば第６図に示すよう
に計測対象物の移動に対応して回転する回転軸に固定さ
れ、回転軸と共に回転する回転符号板１１１、該回転符
号板をはさんで対向的に設けられた発光素子１１２ａ　
、　１１２ｂおよび受光素子１１３ａ　。

１１３ｂを有している。回転符号板１１１には円周に沿
って透光部および遮光部が設けられており、回転符号板
１１１の回転に伴って発光素子１１２ａ　、　１１２ｂ
からの射出光のうち回転符号板１１１の透光部を通過し
た光は、受光素子１１３ａ　、　１１３ｂにおいて、９
０゜位相のずれたＡ相およびＢ相信号となり受光素子出
力増幅器１１４ａ　、　１１４ｂを通して９０″位相の
ずれた正弦波ＤＡおよびり、（第７図）として出力され
る。ここでＤＡ　、Ｄ、各々の位相は、回転符号板が正
回転の場合はＡ相信号がＢ相信号より９０゜進んでおり
（第７図（１））、逆回転の場合は、入相信号がＢ相信
号より９０″遅れている（第７図（２））。該正弦波Ｄ
Ａ　、Ｄ、は、矩形パルス発生回路１２０に入力され、
第７図に示すような矩形パルスＰＡ、ＰＭが得られる。

ＮＣにおけるカウンタは、上記のｐａ、ｐＨの位相差の
正負によって、回転符号板１１１の回転方向、すなわち
該計測対象物の移動方向を検出し、該ＰＡ、ｐＨ各々の
立上り、立下り毎に、回転符号板が正回転の場合には計
数値を増加させ、逆回転の場合には計数値を減少させる
。

該ＮＣのカウンタによる計数の仕方は第１２図に示され
ている。Ａ、Ｂ２相のうちの一方の状態と他方の状態の
変化（立上り、立下り）の組合わせによって計数（±１
）が行われる。

このパルスエンコーダの出力から高分解能の位置計測情
報を得るために、前記正弦波Ｄａ　　、　Ｄ＋＋から、
任意の一定位相進ませた（あるいは、遅らせた）正弦波
を得、これを前記の矩形パルス発生回路を通すことによ
り、任意位相進ませた（あるいは遅らせた）矩形波を得
るという方法が用いられる。

この方法に用いられる装置の構成を第８図に示す。

この装置は、前記第６図の１１３ａ　、　ｂ同様の受光
素子１１３、同じく受光素子出力増幅器１１４　、前記
任意位相進ませた（あるいは遅らせた）矩形波を得るた
めのコンパレータ１２１、そして、ＮＣのカウンタがカ
ウントできるように、ディジタル信号を通常のパルスエ
ンコーダ出力のように９０°位相のずれたＡ相およびＢ
相の２相の信号に変換するＡ／Ｂ相信号生成回路６から
なる。

本発明者らは、この装置を用いて、前記ＤＡ　　ＩＤ、
の半周期（前述のＰａ、Ｐｌのパルス幅）のルスを得て
、前述の第７図の矩形波Ｐ、、ＰＩｌの５倍の分解能を
得ることを可能にした。第１２図（１）にこれらの１０
個の矩形パルスを示す。ここで、Ｄａ、Ｄｔから任意の
一定位相進ませた（あるいは遅らせた）正弦波を得るこ
とは、例えば、第９図に示すような構成によって実現さ
れる。

すなわち、互いに一端で接　続された抵抗Ｒ，およびＲ
７の他端に各々ｓｉｎθ、５ｉｎ（θ十−）＝ｃｏｓθ
を入力すれば、前記Ｒ１とＲ２との接続点のレベルは、 となる。つまり抵抗Ｒ３とＲ２を適当に選べば任意の位
相差を有する正弦波出力が得られる。

次に前記１０個の矩形パルスｏｏ　、　Ｄ、・・・、Ｄ
、（第１１図（１））は、ＮＣ側において、この高分解
能で位置計測値が読み取れるように、互いに９０゜位相
のずれたＡ相、Ｂ相２つの矩形パルスの形に変換される
。これは、第１０図で示されるような、Ｅｘｃｌｕｓｉ
ｖｅ　ＯＲ回路からなる構成に、第１１図の５つの入力
端子の上から順に０６　＋　Ｄｔ　＊　Ｄｉ　ｒ　ＤＡ
　１０ｓ　＋を入力したものをＡ相出力ＦＡ　、、　Ｄ
ｉ　、　Ｄ３　、　Ｄｓ　、　Ｄｔ　。

Ｄ、を入力したものをＢ相出力Ｆ、とすることにより得
られる（第１１図（２））、これらＦＡ　、Ｆ。

と前記Ｄ０〜Ｄ、の時間関係は第１１図（１）および（
２）に示されるとおりである。

〔発明が解決しようとする問題点〕

ところが、一般に前記受光素子出力増幅器１１４の出力
正弦波Ｄａ、Ｄａの振幅は、正確には等しくなく、また
、受光素子や増幅器に帰因するオフセット電圧を含んで
いる。またＤＡ、ＤＩの位相差もまた、個々のスリット
の製作誤差や、発光素子１１２ａ　、　１１２ｂ、受光
素子１１３ａ　、　１１３ｂの位置関係、または受光素
子の遅延時間等の影響により、正確な９０°ではなく、
多少の誤差を有する。

上記正弦波振幅及び２つの正弦波の位相差における誤差
は、前述のように、これらの正弦波の振幅によって、２
つの正弦波の位相差をＮ分割する場合には、直接大きな
影響を与え、前記００〜Ｄ、の立ち上り時間の間隔の変
動、そして、前記矩形パルスＦａ、Ｆｍの立上り、立下
り時間及びその間隔の変動を生ずる結果となる。

ところで、前記矩形パルスＦＡ　、Ｆ、を入力して、カ
ウントするＮＣにおいては、該矩形パルスＦａ、Ｆａの
立上り、立下りの時間間隔が、主にＮＣ側の読取りクロ
ックの周期（約３００ｎｓｅｃ）によって規定されるあ
る限界（計数可能な最小時間間隔）τ。を下回ると、カ
ウントができなくなる。

特に高速で回転する場合、前記の矩形波ＦＡ　。

Ｆ、の立上り、立下り時間間隔の変動によって、短くな
ったパルス間隔が上記の限界τ。を下回ることも起こり
得る。

また他の問題点として、上記のディジタル信号に対する
ノイズの問題がある。

前述のように、従来は、第１０図の構成の論理回路に、
それぞれ、Ｄｏ　ｔ　Ｄｔ　＊・・・、ＯＳあるいは、
ＤＩ＋Ｄ’ｌ＋・・・、Ｄ、を直接入力することにより
、パルスエンコーダの出力矩形パルスＦａ、Ｆｍを、得
ていた。このため、例えばｎｏ　＋　ｏｚ　ｌ・・・Ｄ
、の入力のうち唯１つにでもノイズが入ると、直ちに出
力パルスＦＡまたはＦ、に影響する。例えば、第１３図
（１）に示すように、Ｄｏが立上って次にＤ２が立上る
までの間に、本来はＯレベルであるべきＤｅにノイズが
入ると、同第１３図（２）に示すようにＦ、の波形に異
常が生ずる。もし、このようにＦＡがノイズによって誤
ってＯレベルにあるときにＲ８の立上りが重なると、■
まず、Ｆ、が０レベルでＦＡが１−０となったことによ
り、ＮＣは、逆方向へ進んだものと解釈して、「−１」
をカウントする（第１２図（８）参照）。■次にＦＡが
ＯレベルでＦ８が０−１となることにより、ＮＣは再び
逆方向へ進んだものと解釈して、「−１」をカウントす
る（第１２図（５）参照）。■次にＦｌがルベルでＦＡ
が０→１となると再び「−１」をカウントする（第１２
図（６）参照）。

すなわちこのノイズがなければ、本来ＦＡがルベルでＦ
、がＯ→１つまり（第１２図（２））：、「＋１」とカ
ウントされるべき所が上記のように「−３」とカウント
されてしまう。

〔問題点を解決するための手段〕

本発明の基本形態においては、前記００〜Ｄ、のうち次
に変化する（立上るか立下る）可能性のある２つのみを
イネーブルにする第１の手段と、該００〜Ｄ、の各々を
、前記ＦＡ　、Ｆｌを受けて計数するカウンタにおける
読取り可能な最小時間間隔より長い周期を有するクロッ
クパルスで同期させる第２の手段が提供される。

〔作　用〕

本発明においては、パルスエンコーダ出力信号を受けて
計数するカウンタにおける入力信号（該パルスエンコー
ダ出力信号）の計数可能な最小時間間隔以上の周期を有
するクロックパルスによって予めパルスエンコーダ出力
信号の時間間隔を上記計数可能な最小時間間隔以上にし
、かつ、Ｄｏ〜Ｄ、のうち最小限必要な信号のみをイネ
ーブルにし、他をディスエーブルとするので、ノイズ混
入の機会が極めて少くなる。

〔実施例〕

第５図は、前記第８図の構成における前述のような問題
点を解決するために、本発明によるディジタルパルスの
パルス幅確保およびノイズ抑制のための回路を、パルス
エンコーダ回路に適用したものの構成を示す。

また、第１図は、本発明の第１の形態における該ディジ
タルパルスのパルス幅確保およびノイズ抑制のための回
路の内部構成を示す。

第１図における構成は、入力信号Ｄ０〜Ｄ９各々に対応
するクロック同期部（Ｏ・・・ｉ・・・ｊ・・・９）１
゜可能性のある２つの信号を認識しく第１Ｌ図（１）に
示されるようにこれは一義的に決定される。）、これら
２つの信号のみをイネーブルにする信号を出力するイネ
ーブル信号出力部２、そして、パルスエンコーダの出力
パルスを計数するカウンタにおける読取り可能な最小時
間間隔より長い周期（本実施例では４００ｎｓ）を有す
るクロックパルスを発生して、該クロック同期部（０，
・・・ｉ・・・ｊ・・・９）１．１　′へ入力するクロ
ック発生器７から成る。

該クロック周期部１．１′の各々は、基本的にＤフリッ
プフロップＣＤ−ＦＦ）と同様の機能を有し、第２図に
示すように、例えばＤ２がＯ−１と立上ってこの状態に
ある間に最初のクロックが立上ったときに、その出力Ｄ
２′は０→１となる。

逆にＤ２人力が１−０となったときも同様に最初のクロ
ックの立上りによって出力Ｄ２′は１→０となる。但し
上記においてＤ−ＦＦへの入力は、そのクロック周期部
が前記イネーブル信号を受けたときのみイネーブルとな
る。つまり、イネーブル信号が入力されないクロック同
期部においては、Ｄ−ＦＦへの入力は、ディスエーブル
となって、Ｄ−ＦＦ出力は、それまであった状態に保持
される。

次に第２図に従って第１図の構成の回路の働きを説明す
る。

まず始めに、第２図の「始点」の位置にあるものとする
。

ここで同図には示されていないが、このときＤ＋’＝１
であるものとする。このとき、Ｄ０′＝Ｄ＋’　＝１　
、Ｄ、ｚ’　＝・・・＝０９　’　＝　Ｏを入力してイ
ネーブル信号出力部２は、次に変化する可能性のある信
号は恥とＤ２のみであることを認識しくそのような論理
回路が組み込まれている。）、Ｄ、。

Ｄ２を入力するクロック同期部へイネーブル信号を出力
する。

今、系が正の方向へ進むとすると、前記り、。

Ｄ２のうち次にＤ２がＯＨ２となる（第２図（２））。

前述のように該クロック同期部は、ここでＤ−ＦＦとし
ての働きをするので次のクロックの立上り時に出力Ｄ２
’をＯＨ２とする（第２図（４））。

このときり、を始め他の信号は、イネーブルとなってい
ないので、これらのラインにノイズが入ったとしても全
く影響を受けない。このまま系が正方向に進んだとして
、上記Ｄｚ′＝１となったことにより今度は該イネーブ
ル信号出力部は、Ｄ！とり、に対してのみイネーブル信
号を出力するが、Ｄ３の立上りがいくら早くとも次のク
ロックの立上りまでり、′０→１となることはできない
。従ってＤ２′とＤ３′の間隔は、常に該クロックパル
スの周期（４００ｎｓ）以上に保たれる。従ってこれら
のＤ０／〜Ｄ９′が第１０図の回路（第５図のＡ／Ｂ相
信号生成回路６）に入力されることによって作られるＦ
Ａ　、Ｆｓの立上り立下り間隔も常に上記の周期（４０
０ｎｓ）以上に保たれ、これを受けて計数するカウンタ
における前記読取り可能最小時間τ０以下になることは
ない。

ところが、上記本発明の第１の形態におけるディジタル
パルスのパルス幅確保およびノイズ抑制のための回路に
おいて、次の特別な場合に、以下に示す特別な位置に出
現するかも知れないノイズに対しては、これを抑止でき
ない。これについて以下第１４図に従って説明する。

第１４図の「始点」の位置においては、前述のようにＤ
２とり、のみがイネーブルとなっている。

ここで系が負の方向に進むとまずＤ２が１→０となる（
第１４図（２））。そして次のクロックの立上りでり、
Ｉが１→０となる（第１４図（４））。ところが、もし
ここで、Ｄ、と共にイネーブルとなっていたり、に上記
のクロックの立上りの時期に同時にノイズが入ったとす
る（第１４図（３））と、ｐ、／も０→１となる（第１
４図（５））。すなわち信号にノイズの影響による異常
が現れる。

この異常を解消するために、本発明の第２の形態におい
ては、前記の００〜Ｄ、を入力して、各々を前記カウン
タにおける読取り可能な最小時間間隔より長い周期を有
するクロックパルスによって同期させる第１の手段（第
１のクロック同期部）と、該第１の手段の出力の各々を
更に前記の長い周期を有するクロックパルスによって同
期させる第２の手段（第２のクロック同期部）と２、該
第２手段の入力信号のうち被計測量の次の変化で最初に
変化し得る２つの信１号のみをイネーブルにする第３の
手段と、該第１の手段の出力の各々の中で同時に変化し
た（立上ったか立下ったかの）２つの信号があることを
検出して、該２つの変化した信号の一方が元に戻るまで
、該２つの信号の変化直前の前記第２の手段の出力を保
持する第４の手段が提供される。

以下、本発明の第２の形態におけるディジタルパルスの
パルス幅確保およびノイズ抑制のための回路について、
第３図に示されるその構成の一例に沿って説明する。

第３図の構成は、入力信号００〜Ｄ、各々に対応する第
１のクロック同期部（０・・・ｉ・・・ｊ・・・９）１
゜１′、該クロック同期部１，１′の出力００′〜Ｄ、
ｌに対応する第２のクロック同期部（０・・・ｉ・・・
ｊ・・・９）３．３’、該第２のクロック同期部３゜３
′の出力Ｑ０〜Ｑ、の値から、該第２のクロック同期部
の入力信号００′〜Ｄ、／のうちで次に変化する（立上
るか立下る）可能性のある２つの信号を認識して、該２
つの信号に対してのみイネーブル信号を出力するイネー
ブル信号出力部２、該第１のクロック同期部ｌ、１′の
出力０゜′〜Ｄ、′と、該第２のクロック同期部ｊ、３
′の出力００〜Ｑ、の対応する各々を比較することによ
り、該Ｑ　、　’〜Ｄ、′各々の立上りまたは立下りを
検出する立上り・立下り検゛出部５．５’、該立上り・
立下り検出部５゜５′の出力を受けて、００′〜Ｄ、ｌ
のうちで同時に２つの信号が変化した（立上ったか立下
った）ことを検出して、このとき該２つの信号の変化直
前の該第２のクロック同期部の出力を、該２つの変化し
た信号の一方が元に戻るまで保持させる信号を出力する
出力保持信号出力部４、およびパルスコーダ出力を計数
するカウンタにおける読取り可能な最小時間間隔より長
い周期を有するクロックパルスを発生するクロックパル
ス発生器７から成る。

上記イネーブル信号出力部２は、例えば口。−〇　Ｉ＝
Ｑｚ＝　１　、Ｑｓ＝・・・Ｑ、＝０であったなら前記
第２のクロック同期部（０，・・・ｉ・・・ｊ・・・９
）３．３’の入力信号００１〜Ｄ、ｌのうちで次に変化
し得るのは、Ｄｔ／の立下り、または、Ｄ３１の立上り
であることを認識して、該ｏｚ　’　Ｄ３　’のみをイ
ネーブルにする信号を出力する。

前記立上り・立下り検出部５，５′は、例えば、Ｅｘｃ
ｌｕｓｉｖｅ　ＯＲ回路であって、もし、第１のクロッ
ク同期部出力の１つＤｉ′が変化した（立上ったか立下
った）とすると、該Ｄ　ｉ′は対応する第２のクロック
同期部ｉへ入力されるが、ここにおいて次のクロックの
立上りまで出力Ｑｉは変化しない。従ってこの間Ｑ、≠
Ｄ、′となり、このＱ。

とＤ五′が前記Ｅｘｃｌｕｓｉｖｅ　ＯＲ回路に入力さ
れれば、この出力は１となる。

該立上り・立下り検出部θ〜９の出力は全て前記出力保
持信号出力部４へ人力される。

ここで該出力保持信号出力部４は、上記のような立上り
・立下り検出部０〜９のうち、立上り・立下りを示すも
のが２つあったときは、該２つの変化した信号の一方が
元に戻るまで、これら２つの信号の変化直前の第２のク
ロック同期部３．３′の出力を保持させる出力保持信号
を出力する。

前記第２のクロック同期部（Ｏ・・・ｉ・・・ｊ・・・
９）３．３′は、それぞれ前記Ｄｉ’（ｉ＝０．・・・
９）を入力して、前記クロックパルスにより同期させ、
出力Ｑｉ（ｉ＝ｏ、・・・９）を出力するが、前記イネ
ーブル信号によって、該ＤＯ’Ｄ９’の入力％ち次に変
化し得る２つのみがイネーブルにされ、また、前記出力
保持信号を人力している間は、該出力保持信号開始時点
でのＱ、の状態を保持する。

これによって、該第２のクロック同期部に前記のような
異常な信号（同時に変化する２つの信号）が入力されて
も、出力００〜Ｑ、には異常は生じない。

前記の異常信号は、前述のように第１４図（３）に示し
たノイズが原因であるが、該ノイズは、次のクロックの
立上り時には元に戻る（第１４図（３））ので、対応す
るり、′も元に戻る（第１４図（５））。すると対応す
る前記立上り・立下り検出回路３の出力も、Ｄ、’＝Ｑ
、に戻るので、前記Ｅｘｃｌｕｓｉｖｅ　ＯＲ回路出力
もＯに戻る。これにより前記出力保持信号も解除され、
正常な動作に復帰する。

このように本発明の第２の形態においては、考えられる
ノイズは全て抑制されるものと考えられる。

なお、第３図の構成の働きについては、第４図に示され
ている。

また、本発明者らは、上述の本発明の回路をゲートアレ
イにおいて、上述のものと等価な論理回路によって実現
している。

〔発明の効果〕　。

本発明の第１の形態におけるディジタルパルスのパルス
幅確保およびノイズ抑制のための回路は、パルスエンコ
ーダの出力パルスにおいてカウンタにおける読取り可能
な最小時間以上の間隔を確保し、またノイズを大幅に抑
制できるものである。

また、本発明の第２の形態におけるディジタルパルスの
パルス幅確保およびノイズ抑制のための回路は、上記第
１の形態におけるノイズ抑制効果を更に改善したもので
ある。

【図面の簡単な説明】

第１図は、本発明の第１の形態におけるディジタルパル
スのパルス幅確保およびノイズ抑制のための回路の構成
を示す図、 第２図は、第１図の回路の働きを示す図、第３図は、本
発明の第２の形態におけるディジタルパルスのパルス幅
確保およびノイズ抑制のための回路の構成を示す図、 第４図は、第３図の回路の働きを示す図、第５図は、本
発明によるディジタルパルスのパルス幅確保およびノイ
ズ抑制のための回路を用いたパルスエンコーダ回路の構
成を示す図、第６図は、従来の最も基本的なパルスエン
コーダの構成を示す図、 第７図は、第６図のパルスエンコーダの出力波形を示す
図、 の構成を示す図、 第９図は、第５図および第８図のコンパレータにおいて
任意の位相差を有する正弦波を生成する原理を示す図、 第１０図は、第５図および第８図のＡ／Ｂ相信号生成回
路の構成を示す図、 第１１図（１）は、第５図および第８図のコンパレータ
の出力波形を示す図、 第１１図（２）は、第８図において第１１図（１）の０
０〜Ｄ、を入力したＡ／Ｂ相信号生成回路の出力波形を
示す図、 第１２図は、カウンタにおける、パルスエンコーダ出力
の計数を仕方を示す図、 第１３図は、第８図の構成のパルスエンコーダ回路にお
いてノイズが、出力波形に及ぼす影響を示す図、 第１４図は、本発明の第１の形態のディジタルパルスの
パルス幅確保およびノイズ抑制のための回路における唯
−起こり得る、ノイズによる異常ケースを示す図である
。 〔符号の説明〕 １．１′・・・（第１の）クロック同期部、２・・・イ
ネーブルイ言号出力部、 ３．３′・・・第２のクロック同期部、４・・・出力保
持信号出力部、 ５．５′・・・立上り・立下り検出部、６・・・Ａ／Ｂ
相信号生成回路、 ７・・・クロック発生器、 １１１・・・回転符号板、 １１２　、１１２ａ　、　１１２ｂ・・・発光素子、１
１３　、１１３ａ　、　１１３ｂ・−・受光素子、１１
４　、１１４ａ　、　１１４ｂ−−−受光素子出力増幅
器、１２０・・・矩形パルス発生回路、 １２１・・・コンパレータ。 第１図 始点 第１図の回路の働きｔ示す図 第２図 従来の最も基本的な・Ｐルスエンコーダの構成を示す口
糸６図 第６図の・ンルスニンコーグの出力波形を示す図第７図 第５図および第８図のん１相信号生成回路の構成を示す
図 第１０図

Claims (1)

1. 【特許請求の範囲】 １、Ｎを４以上の偶数として、 被計測量の一定量の変化毎に状態を反転し、立上りの位
   置が該一定量の１／Ｎずつ異る該被計測量の値に対応す
   るＮ個のディジタル信号を並列に入力して、 該Ｎ個のディジタル信号のうち最初に立上る信号の立上
   りに対応して立上り、後に続く信号のうち奇数番目の信
   号の変化が新たに起る毎に状態を反転させる第１のディ
   ジタル信号と、 該Ｎ個のディジタル信号のうち２番目に立上る信号の立
   上りに対応して立上り、後に続く信号のうち偶数番目の
   信号の変化が新たに起る毎に状態を反転させる第２のデ
   ィジタル信号とを生成し、並列にカウンタへ入力する論
   理回路において、該Ｎ個のディジタル信号のうち前記被
   計測量の次の変化で最初に変化し得る２つの信号のみを
   イネーブル（ｅｎａｂｌｅ）にする第１の手段、および
   前記Ｎ個のディジタル信号を入力して、各々を前記カウ
   ンタにおける読取り可能な最小時間間隔より長い周期を
   有するクロックパルスによって同期させる第２の手段と
   からなることを特徴とするディジタルパルスのパルス幅
   確保およびノイズ抑制のための回路。 ２、Ｎを４以上の偶数として、 被計測量の一定量の変化毎に状態を反転し、立上りの位
   置が該一定量の１／Ｎずつ異る該被計測量の値に対応す
   るＮ個のディジタル信号を並列に入力して、 該Ｎ個のディジタル信号のうち最初に立上る信号の立上
   りに対応して立上り、後に続く信号のうち奇数番目の信
   号の変化が新たに起る毎に状態を反転させる第１のディ
   ジタル信号と、 該Ｎ個のディジタル信号のうち２番目に立上る信号の立
   上りに対応して立上り、後に続く信号のうち偶数番目の
   信号の変化が新たに起る毎に状態を反転させる第２のデ
   ィジタル信号を生成し、並列にカウンタへ入力する論理
   回路において、前記Ｎ個のディジタル信号を入力して、
   各々を前記カウンタにおける読取り可能な最小時間間隔
   より長い周期を有するクロックパルスによって同期させ
   る第１の手段と、該第１の手段の出力の各々を、更に前
   記の長い周期を有するクロックパルスによって同期させ
   る第２の手段と、Ｎ個の該第２の手段の入力信号の各々
   の中で、前記被計測量の次の変化で最初に変化し得る２
   つの信号のみをイネーブル（ｅｎａｂｌｅ）にする第３
   の手段と、前記第１の手段の出力信号の各々の中で同時
   に変化した（立上ったか立下ったかの）２つの信号があ
   ることを検出して、該２つの変化した信号の一方が元に
   戻るまで該２つの信号の変化直前の前記第２の手段の出
   力を保持する第４の手段とからなることを特徴とするデ
   ィジタルパルスのパルス幅確保およびノイズ抑制のため
   の回路。