JPS6355811B2 - - Google Patents
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- Publication number
- JPS6355811B2 JPS6355811B2 JP9540481A JP9540481A JPS6355811B2 JP S6355811 B2 JPS6355811 B2 JP S6355811B2 JP 9540481 A JP9540481 A JP 9540481A JP 9540481 A JP9540481 A JP 9540481A JP S6355811 B2 JPS6355811 B2 JP S6355811B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- integrator
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005070 sampling Methods 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 16
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明はパルス幅変換回路に関し、特に変換
処理の対象とするアナログ信号を所定のサンプリ
ング周期でサンプルし、各サンプリング点ごと
に、１サンプリング点前の振幅との振幅差（以下
差分という）によつて定められるパルス幅を有す
る幅変調パルスを発生するパルス幅変換回路に関
するものである。
処理の対象とするアナログ信号を所定のサンプリ
ング周期でサンプルし、各サンプリング点ごと
に、１サンプリング点前の振幅との振幅差（以下
差分という）によつて定められるパルス幅を有す
る幅変調パルスを発生するパルス幅変換回路に関
するものである。
このようなパルス幅変換回路は、アナログ信号
の周波数に比してサンプリング周波数が高ければ
差分はアナログ信号の変化速度に近似するから、
たとえばオンオフ制御系において速度帰還を施す
ような場合に用いられる。
の周波数に比してサンプリング周波数が高ければ
差分はアナログ信号の変化速度に近似するから、
たとえばオンオフ制御系において速度帰還を施す
ような場合に用いられる。
第１図は従来のこの種の回路の構成例を示すブ
ロツク図で、１はアナログ信号入力端子、２はサ
ンプリングパルス入力端子、３はパルス幅変調回
路（以下PWMと略記する）、４は遅延回路、５
はアナログ減算回路、６は絶対値回路、７は出力
端子である。また第２図は第１図の回路の動作を
示す波形図で、ａは端子１の信号波形、ｂは端子
２の信号波形、ｃはPWM３の出力波形、ｄは減
算回路５の出力波形である。
ロツク図で、１はアナログ信号入力端子、２はサ
ンプリングパルス入力端子、３はパルス幅変調回
路（以下PWMと略記する）、４は遅延回路、５
はアナログ減算回路、６は絶対値回路、７は出力
端子である。また第２図は第１図の回路の動作を
示す波形図で、ａは端子１の信号波形、ｂは端子
２の信号波形、ｃはPWM３の出力波形、ｄは減
算回路５の出力波形である。
PWM３の動作はよく知られているのでその説
明を省略する。遅延回路４は１サンプリング周期
だけの遅延を与える。したがつて減算回路５の出
力は第２図ｄに示すように信号差分に比例する幅
を有するパルスとなり、その極性は信号差分の正
負によつて決まる。この出力を絶対値回路６によ
つて単一の極性にすれば端子７に幅変換されたパ
ルス列を得る。
明を省略する。遅延回路４は１サンプリング周期
だけの遅延を与える。したがつて減算回路５の出
力は第２図ｄに示すように信号差分に比例する幅
を有するパルスとなり、その極性は信号差分の正
負によつて決まる。この出力を絶対値回路６によ
つて単一の極性にすれば端子７に幅変換されたパ
ルス列を得る。
従来の回路は以上のように構成されているの
で、信号差分とパルス幅との間の関係を非線形に
しようとする場合には、特別な変換回路を付加し
なければならぬ。
で、信号差分とパルス幅との間の関係を非線形に
しようとする場合には、特別な変換回路を付加し
なければならぬ。
たとえば、感熱式記録計において、熱ペンの変
位速度によらず、一定のトレース濃度を得るため
には、熱ペンへの供給電力を制御することが必要
である。このような制御をオンオフ制御で行うよ
うな場合は変位信号の速度を近似する信号差分と
パルス幅との関係が非線形であることが望まれる
が、従来の回路のままでは非線形の関係を実現す
ることができないという欠点があつた。
位速度によらず、一定のトレース濃度を得るため
には、熱ペンへの供給電力を制御することが必要
である。このような制御をオンオフ制御で行うよ
うな場合は変位信号の速度を近似する信号差分と
パルス幅との関係が非線形であることが望まれる
が、従来の回路のままでは非線形の関係を実現す
ることができないという欠点があつた。
この発明は従来の回路における上述の欠点を除
去するためになされたもので、従来の回路よりも
更に構成を簡単にし、かつ所望の非線形特性を与
えることのできるパルス幅変換回路を提供するこ
とを目的としている。
去するためになされたもので、従来の回路よりも
更に構成を簡単にし、かつ所望の非線形特性を与
えることのできるパルス幅変換回路を提供するこ
とを目的としている。
以下この発明の実施例を図面について説明す
る。第３図はこの発明の一実施例を示すブロツク
図で第１図と同一符号は同一部分を示し、８はア
ナログ減算回路、９は積分器、１０は比較器、１
１は制御回路である、変換処理の対象とするアナ
ログ信号と積分器９の出力との差が減算回路８か
ら出力され比較１０により２値化される（この場
参は入力信号ｘと出力信号ｙとの関係をｘ≧０の
ときｙ＝＋１、ｘ＜０のときｙ＝−１とする）。
比較器１０の出力は後で説明するように積分器９
に力されるので積分対象信号ということにする。
制御回路１１は端子２からサンプリングパルスを
入力し（サンプリングパルスを制御回路１１内で
発生してもよい）各サンプリング周期の始点から
比較器１０の出力が反転する反転時点までは比較
器１０の出力を積分器９に入力し反転時点ら当該
サンプリング周期の終点までは電圧０（零）を積
分器９に入力する。積分器９は入力が０の間出力
は一定値に保たれる。或は制御回路１１は他の制
御方法で上記反転時点から後積分器９の出力を一
定に保つよう制御してもよい。
る。第３図はこの発明の一実施例を示すブロツク
図で第１図と同一符号は同一部分を示し、８はア
ナログ減算回路、９は積分器、１０は比較器、１
１は制御回路である、変換処理の対象とするアナ
ログ信号と積分器９の出力との差が減算回路８か
ら出力され比較１０により２値化される（この場
参は入力信号ｘと出力信号ｙとの関係をｘ≧０の
ときｙ＝＋１、ｘ＜０のときｙ＝−１とする）。
比較器１０の出力は後で説明するように積分器９
に力されるので積分対象信号ということにする。
制御回路１１は端子２からサンプリングパルスを
入力し（サンプリングパルスを制御回路１１内で
発生してもよい）各サンプリング周期の始点から
比較器１０の出力が反転する反転時点までは比較
器１０の出力を積分器９に入力し反転時点ら当該
サンプリング周期の終点までは電圧０（零）を積
分器９に入力する。積分器９は入力が０の間出力
は一定値に保たれる。或は制御回路１１は他の制
御方法で上記反転時点から後積分器９の出力を一
定に保つよう制御してもよい。
第４図は第３図の回路の動作を示す波形図で、
ａの曲線は端子１の信号波形、ｂは端子２の信号
波形、ａの折れ線は積分器９の出力電圧、ｃは端
子７の出力電圧を示す。たとえばt1時点では比較
器１０の出力は＋１で、積分器９はこの＋１の入
力を積分しt2時点では比較器１０の出力が極性を
反転するのでt2−t3の間は積分器９の入力は０に
保たれ、t3時点では再び積分器９の入力は＋１と
なる。またたとえばt4時点では積分器９の入力は
−１となる。このようにして積分器９の出力は端
子１からのアナログ信号に追従し、積分器９に比
較器１０の出力が入力されている間の時間（たと
えば第４図t1−t2）は差分に比例する。この差分
に比例する時間のパルス幅を有するパルス列（第
４図ｃ）を端子７から出力することは容易であ
り、これが所望の出力である。
ａの曲線は端子１の信号波形、ｂは端子２の信号
波形、ａの折れ線は積分器９の出力電圧、ｃは端
子７の出力電圧を示す。たとえばt1時点では比較
器１０の出力は＋１で、積分器９はこの＋１の入
力を積分しt2時点では比較器１０の出力が極性を
反転するのでt2−t3の間は積分器９の入力は０に
保たれ、t3時点では再び積分器９の入力は＋１と
なる。またたとえばt4時点では積分器９の入力は
−１となる。このようにして積分器９の出力は端
子１からのアナログ信号に追従し、積分器９に比
較器１０の出力が入力されている間の時間（たと
えば第４図t1−t2）は差分に比例する。この差分
に比例する時間のパルス幅を有するパルス列（第
４図ｃ）を端子７から出力することは容易であ
り、これが所望の出力である。
第５図はこの発明の他の実施例を示すブロツク
図で、第３図と同一符号は同一又は相当部分を示
し、２０は多段数の出力レベルを有する比較器で
ある。第６図は比較器２０の特性一例を示す特性
図であつて、入力ｘに対し出力ｙは＋２、＋１、−
１、−２の４段階がある。第３図の比較器１０の
出力ｙが＋１又は−１の２値であつた点を除けば
第５図の他の回路の動作は第３図の同一符号の回
路の動作と同様であるので重複した説明は省略す
る。第４図に示すt1のような時点では減算回路８
の出力が比較的大きいので比較器２０は＋２を出
力しこれが積分器９に入力され、積分器９の出力
は第４図に示す斜線よりもより速に上昇しこの上
昇によつて減算回路８の出力は減少し比較器２０
は＋１を出力し、積分器９の出力は第４図に示す
と同一の傾斜で上昇し減算回路８の出力の極性反
転点にいたる。したがつて差分の大きい所でパル
ス幅が圧縮され差分の小さい所ではパルス幅が伸
長されてパルス幅変換され非線形的な関係を容易
に実現することができる。
図で、第３図と同一符号は同一又は相当部分を示
し、２０は多段数の出力レベルを有する比較器で
ある。第６図は比較器２０の特性一例を示す特性
図であつて、入力ｘに対し出力ｙは＋２、＋１、−
１、−２の４段階がある。第３図の比較器１０の
出力ｙが＋１又は−１の２値であつた点を除けば
第５図の他の回路の動作は第３図の同一符号の回
路の動作と同様であるので重複した説明は省略す
る。第４図に示すt1のような時点では減算回路８
の出力が比較的大きいので比較器２０は＋２を出
力しこれが積分器９に入力され、積分器９の出力
は第４図に示す斜線よりもより速に上昇しこの上
昇によつて減算回路８の出力は減少し比較器２０
は＋１を出力し、積分器９の出力は第４図に示す
と同一の傾斜で上昇し減算回路８の出力の極性反
転点にいたる。したがつて差分の大きい所でパル
ス幅が圧縮され差分の小さい所ではパルス幅が伸
長されてパルス幅変換され非線形的な関係を容易
に実現することができる。
第７図はこの発明の更に他の実施例を示すブロ
ツク図で、第３図と同一符号は同一または相当部
分を示し、３０は所定の振幅を有する矩形波を入
力として他の波形に変換する波形変換器である。
波形変換器の出力波形の一例は、ｔをサンプリン
グ周期の始点からの時間とし、ｆ（ｔ）を所定の
振幅を有する矩形波入力としてｇ（ｔ）＝ｔ・ｆ
（ｔ）で表される。ただしｇ（ｔ）は波形変換器３
０の出力で、（ｔ）はサンプリング周期以下とす
る。第３図の比較器１０の出力が積分対象信号で
あつたのに対して、第７図においては波形変換器
３０の出力が積分対象信号となる点を除けば、換
言すれば、波形変換器３０の動作を除く他の回路
の動作は、第３図の同一符号の回路の動作と同様
であるので、重複した説明を省略する。
ツク図で、第３図と同一符号は同一または相当部
分を示し、３０は所定の振幅を有する矩形波を入
力として他の波形に変換する波形変換器である。
波形変換器の出力波形の一例は、ｔをサンプリン
グ周期の始点からの時間とし、ｆ（ｔ）を所定の
振幅を有する矩形波入力としてｇ（ｔ）＝ｔ・ｆ
（ｔ）で表される。ただしｇ（ｔ）は波形変換器３
０の出力で、（ｔ）はサンプリング周期以下とす
る。第３図の比較器１０の出力が積分対象信号で
あつたのに対して、第７図においては波形変換器
３０の出力が積分対象信号となる点を除けば、換
言すれば、波形変換器３０の動作を除く他の回路
の動作は、第３図の同一符号の回路の動作と同様
であるので、重複した説明を省略する。
第８図は第７図の回路の動作を示す波形図で、
ａの曲線は端子２の信号波形、ｂの曲線は端子１
の信号波形、ｂのt2の形で上昇又は下降する階段
波形は積分器９の出力電圧、ｃは波形変換器３０
の出力信号波形、ｄは波形変換器３０の出力信号
波形、ｅは端子７の出力電圧を示す。
ａの曲線は端子２の信号波形、ｂの曲線は端子１
の信号波形、ｂのt2の形で上昇又は下降する階段
波形は積分器９の出力電圧、ｃは波形変換器３０
の出力信号波形、ｄは波形変換器３０の出力信号
波形、ｅは端子７の出力電圧を示す。
第８図のｄのような信号が積分対象信号である
から、積分器９の出力は、第８図ｂに示すように
t2の形の曲線に沿つて上昇又は下降する。したが
つて、積分対象信号が振幅一定の矩形波である第
４図の場合と比較すると、出力端子７における信
号のパルス幅は差分の小さいところでは伸張さ
れ、差分の大きい所では圧縮されて、非線形的な
パルス幅変換を実現することができる。
から、積分器９の出力は、第８図ｂに示すように
t2の形の曲線に沿つて上昇又は下降する。したが
つて、積分対象信号が振幅一定の矩形波である第
４図の場合と比較すると、出力端子７における信
号のパルス幅は差分の小さいところでは伸張さ
れ、差分の大きい所では圧縮されて、非線形的な
パルス幅変換を実現することができる。
以上に説明した実施例のほかに制御回路による
積分器の制御や波形変換器の設計には種々の変形
した設計が可能であり、所望の非線形変換を実現
することができる。
積分器の制御や波形変換器の設計には種々の変形
した設計が可能であり、所望の非線形変換を実現
することができる。
以上のようにこの発明によれば、簡単な回路に
より所望の非線形変換を実現することができるパ
ルス幅変換回路が得られる。
より所望の非線形変換を実現することができるパ
ルス幅変換回路が得られる。
第１図は従来の回路の構成例を示すブロツク
図、第２図は第１図の回路の動作を示す波形図、
第３図はこの発明の一実施例を示すブロツク図、
第４図は第３図の回路の動作を示す波形図、第５
図はこの発明の他の実施例を示すブロツク図、第
６図は第５図の比較器の特性を示す特性図、第７
図はこの発明の更に他の実施例を示すブロツク
図、第８図は第７図の回路の動作を示す波形図で
ある。 ８……アナログ減算回路、９……積分器、１
０，２０……比較器、１１……制御回路、３０…
…波形変換器。なお、図中同一符号は同一又は相
当部分を示す。
図、第２図は第１図の回路の動作を示す波形図、
第３図はこの発明の一実施例を示すブロツク図、
第４図は第３図の回路の動作を示す波形図、第５
図はこの発明の他の実施例を示すブロツク図、第
６図は第５図の比較器の特性を示す特性図、第７
図はこの発明の更に他の実施例を示すブロツク
図、第８図は第７図の回路の動作を示す波形図で
ある。 ８……アナログ減算回路、９……積分器、１
０，２０……比較器、１１……制御回路、３０…
…波形変換器。なお、図中同一符号は同一又は相
当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 変換処理の対象とするアナログ信号から積分
器の出力を減算するアナログ減算回路と、このア
ナログ減算回路の出力によつて定められる積分対
象信号を入力し所定のサンプリング周期ごとに当
該サンプリング周期の始点から上記積分対象信号
が極性を反転する反転時点までは上記積分対象信
号を上記積分器に入力し、上記反転時点以後上記
当該サンプリング周期の終点までは上記積分器の
出力を一定に保つよう制御する制御回路とを備え
たパルス幅変換回路。 ２ 積分対象信号は、所定の振幅を有する矩形波
の極性をアナログ減算回路の出力の極性と同じく
して形成されることを特徴とする特許請求の範囲
第１項記載のパルス幅変換回路。 ３ 積分対象信号は、アナログ減算回路の出力の
振幅に応じてその振幅を変化し、上記アナログ減
算回路の出力の極性とその極性を同じくして形成
されることを特徴とする特許請求の範囲第１項記
載のパルス幅変換回路。 ４ 積分対象信号は、サンプリング周期の始点か
らの時間に応じてその振幅を変化し、アナログ減
算回路の出力の極性とその極性を同じくして形成
されることを特徴とする特許請求の範囲第１項記
載のパルス幅変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9540481A JPS57210723A (en) | 1981-06-22 | 1981-06-22 | Pulse width converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9540481A JPS57210723A (en) | 1981-06-22 | 1981-06-22 | Pulse width converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57210723A JPS57210723A (en) | 1982-12-24 |
| JPS6355811B2 true JPS6355811B2 (ja) | 1988-11-04 |
Family
ID=14136727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9540481A Granted JPS57210723A (en) | 1981-06-22 | 1981-06-22 | Pulse width converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57210723A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457435A (en) * | 1994-03-25 | 1995-10-10 | Caterpillar Inc. | Pulse width modulated driver |
-
1981
- 1981-06-22 JP JP9540481A patent/JPS57210723A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57210723A (en) | 1982-12-24 |
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