JPS6353558B2

JPS6353558B2 -

Info

Publication number: JPS6353558B2
Application number: JP55047961A
Authority: JP
Inventors: Hisao Hanmura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-04-14
Filing date: 1980-04-14
Publication date: 1988-10-24
Also published as: JPS56144490A

Description

【発明の詳細な説明】本発明は、マトリクス表示装置に係り、特に一
行分の画像データ記憶用として好適なデータ記憶
装置を含む線順走査方式のマトリクス表示装置に
関する。

マトリクス表示装置としては、プラズマ、エレ
クトロルミネツセンス、液晶等を用いたものがあ
り、この内、液晶はそれ自身ではほとんど電力を
消費しないので、駆動回路を適切に選べば極めて
低電力の表示装置を実現することが可能である。

しかし、一般に従来の液晶表示装置の駆動回路
は、以下に説明するように、動作速度がおそく、
特にその消費電力が少ないという特徴を持つ
CMOS−IC（相補型MOS集積回路）のような低速
素子によつた場合には、テレビ画像のように画像
データ信号の周波数が4MHzに近い場合に使用で
きなかつた。

第１図は、線順次走査方式で動作するマトリク
ス表示装置の構成を示す図、第２は、各部の動作
波形を示す図である。表示装置の入力信号は映像
信号Ｖであり、これは第１図の制御回路３とAD
変換器４に接続される。制御回路３は、映像信号
Ｖ中の同期信号を基にして、表示装置の動作に必
要なタイミング信号を発生し、走査回路２、AD
変換器４、列電極駆動回路５に供給する。この
内、ラインメモリ５００に供給されるものは、第
２図に波形を示す書込信号CP₁とラツチ信号CP₀
である。第２図において1Hは水平走査時間であ
り、我国のテレビ信号では63.5μSである。書込信
号CP₁は映像信号Ｖの水平帰線期間を除いた有効
期間内で、1HにつきＮ個のパネルを含む。ここ
でＮは表示装置の画素の列数である。また、ラツ
チ信号CP₀は映像信号Ｖの水平帰線期間内に１個
のパルスを含む。

第１図のAD変換器４は、映像信号Ｖと書込信
号CP₁を入力とし、映像信号Ｖのアナログ電圧値
をデジタル値の画像データ信号DVに変換する。
この変換のタイミング信号として書込信号CP₁を
用いるので、画像データ信号VDの周波数は書込
信号CP₁の周波数と同一になる。一例として、画
素の列数をＮ＝320とすると、これらの周波数は
f₁＝6.4MHzである。

また、画像データ信号VDのビツト数は表示装
置の階調数に関係しており、ここでは一例として
４ビツト（16階調の表示が可能となる）とする。

走査回路２はラツチ信号CP₀を入力して、1H
毎にその出力である行電極信号X₁〜X_Mを切換え
て、表示パネル１の行電極の走査を行う。

列電極駆動回路５の内部は、さらにラインメモ
リ５００とドライバー５１に分割される。ライン
メモリ５００は（４ビツト）×（Ｎ語）の記憶容量
を有し、前記画像データ信号DVを一度に４ビツ
トづつで1H中にＮ回書込まれ、この書込みは前
記書込信号CP₁に同期して行われる。また、ライ
ンメモリ５００の出力には（４ビツト）×（Ｎ語）
が同時に読出される。この読出しは1H分の書込
みが終つた後に前記ラツチ信号CP₀に同期して行
われる。このラインメモリ５００の出力は輝度指
令信号DY_j（ｊ＝１〜Ｎ）としてドライバー５１
に供給される。各DY_jは４ビツトのデジタル信号
であり、ドライバー５１は、各DY_jの値に対応し
てパルス幅を16段階に変調したＮ本の列電極信号
Y_j（ｊ＝１〜Ｎ）を発生して表示パネルの列電極
に供給し、各画素の輝度変調を行い、表示パネル
に画像が表示される。

さて、上述のごときラインメモリ５００の使用
目的は信号の直列〜並列変換なので、その構成要
素としてシフトレジスタが用いられてきた。第３
図はそのような従来の集積回路の例を示す。本例
の集積回路は１個で40本の列電極が駆動できるも
ので、列電極信号Y₁〜Y₄₀を出力する。シフトレ
ジスタはフリツプフロツプ５３を40個直列にした
ものを４本並べて構成されている。各本の左端の
フリツプフロツプ５３のデータ入力端子Ｄには、
それぞれ４ビツトの画像データ信号DV_A〜DV_Dの
一つを入力する。各フリツプフロツプのクロツク
端子Ｃには書込信号CP₀を入力しているのでシフ
トレジスタ５３にはCP₀に同期して左から右に画
像データがシフトされる。この場合、最初に入力
された画像データが右端に記憶されるので、同図
では右端の出力が列電極信号Y₁に対応する。４
本のシフトレジスタの右端のフリツプフロツプの
出力M_1A〜M_1Dは集積回路の外部に出力される。

本集積回路のシフトレジスタに記憶されるデー
タは、第１語（M_1A〜M_1D）から第40語（M_40A〜
M_40D）までの40語であり、各語は４ビツトであ
る。この全データは各々ラツチレジスタとしての
フリツプフロツプ５２に接続されており、ラツチ
信号CP₀に同期してラツチレジスタに転送され
る。ラツチレジスタの第１語の出力は４ビツトの
輝度指令信号DY_1A〜DY_1Dであり、同様の出力が
第40語のDY_40A〜DY_40Dまで存在する。

ドライバー５１は、輝度指令信号に応じて表示
パネルの明るさを制御する列電極信号を発生する
ものであるが、その詳細は本発明に直接関係しな
いので省略する。一般にドライバー５１にはライ
ンメモリ５００とは別に各種の制御信号が必要と
なるので、同図ではこれをまとめてドライバー制
御信号Ｍと表示した。

表示装置の列電極数Ｎは一般に40本以上のこと
が多いので、本例の集積回路１個では駆動できな
い。第４図は３個の本集積回路６，７，８を用い
てＮ＝120本の列電極を駆動する場合の接続法を
示している。その要点は、左側の集積回路のシフ
トレジスタの出力であるメモリ信号M_1A〜M_1Dを
右側の集積回路のシフトレジスタ（第３図の
DV_A〜DV_D）に接続して、全体で120ビツトのシ
フトレジスタが４本存在するようにすることであ
る。

次に、本例のような従来方式の欠点を第５図を
用いて説明する。同図は第４図におけるメモリ信
号M_1Aの波形である。本集積回路のシフトレジス
タは書込信号CP₁の立下りで動作するものとして
おり、メモリ信号M_1AはCP₁の立下りよりやや遅
れて変化しはじめる。しかし、メモリ信号M_1Aに
対しては、集積回路の出力ピンの静電容量、プリ
ント板の配線容量、および次段集積回路の入力ピ
ンの静電容量が負荷となるため、その立上りや立
下りは集積回路の内部信号に比べるとゆるやかに
ならざるを得ない。今、書込信号CP₁の立下りか
らメモリ信号M_1Aが集積回路の入力端子のしきい
値までに達する時間を遅延時間t_dとすると、t_dは
書込信号CP₁の周期t_cより小さい必要がある。こ
のため、従来の集積回路CP₁の周波数が400KHz
程度に制限されており、高速動作ができなかつ
た。

また、メモリ信号の出力が４本必要なため、集
積回路のピン数が多くなり、高価になるという欠
点があつた。さらに、前記t_dを小さくする対策と
して、メモリ信号M_1A〜M_1Dは強力なバツフアア
ンプを通して出力することが考えられるが、この
ようなバツフアアンプは大きなチツプ面積を必要
とし、これを４個も組込むとさらに高価になると
いう欠点があつた。

また、書込信号CP₁は、画像データがちようど
シフトレジスタの右端まで到達したところでシフ
ト動作を停止するために、1Hの間にちようどＮ
＝120パルスだけ発生させる必要があり、第１図
の制御回路３にはCP₁の個数をカウントするカウ
ンタが必要であり、複雑になるという欠点があつ
た。

本発明の目的は、上記した従来技術の欠点をな
しく、より簡単で、集積回路化した場合にピン数
が少なく、かつ同じ速度の素子を用いても従来よ
り高速に動作しうるデータ記憶装置を含むマトリ
クス表示装置を提供するにある。

上記の目的を達成するために、本発明において
は、単位集積回路ごとにアドレスカウンタを設
け、このアドレスカウンタの出力によつて画像デ
ータ信号をメモリセルに書込むようにし、かつこ
の書込動作終了時点にアドレスカウンタからキヤ
リー信号を出力して、この１つの信号のみを次段
の集積回路に与えることにより、この次段の集積
回路におけるアドレスカウンタの動作を開始する
ように構成し、かくして次段へのキヤリー信号の
立上りを改善するためのアンプ挿入を容易にした
ことを特徴としており、又、上記書込動作終了よ
り少し早目にキヤリー信号を出力し、書込動作終
了時にはこのキヤリー信号が確実に確立できるよ
うに構成したことを特徴としている。

以下、本発明を実施例により詳細に説明する。
第６図は本発明の一実施例を示す図である。同図
において、ドライバー５１およびラツチレジスタ
５２は第３図の従来例と同様である。しかし、第
３図のシフトレジスタ５３の部分は、第６図では
メモリセル６１、アドレスカウンタ５４および論
理ゲート５５にかえられている。

メモリセル６１は40語の容量を有し、１語が４
ビツトのメモリであり、４ビツトの画像データ信
号DVをアドレス信号A₁〜A₆により指定された語
に書込むものである。書込み動作はメモリクロツ
クＷが入力されたときのみ行われる。メモリセル
６１の出力M₁〜M₄₀は各々４ビツトであり、従
来のメモリ信号と同様にラツチレジスタ５２の入
力となる。

アドレスカウンタ５４は41進カウンタであり、
０〜40までをカウントできる。そのリセツト端子
Ｒはラツチ信号CP₀に接続されており、CP₀が発
生したときにカウンタ５４の内容は０になる。カ
ウンタ５４の内容は、この後クロツク端子CPに
メモリクロツクＷが与えられるたびに１ずつふえ
る。カウンタ５４の内容はアドレス信号A₁〜A₆
に出力されており、メモリセル６１に入力され
る。また、アドレスカウンタ５４はもう一つの出
力としてキヤリー端子CRを備えており、この出
力はカウンタ５４の内容が４０に達した時に１に
なり、その他のときは０となる。キヤリー信号Ｃ
として外部に出力される。

論理ゲート５５には、集積回路に新たに設けた
入力信号であるエネーブル信号Ｅと、前記キヤリ
ー信号Ｃ、および書込信号CP₁が入力され、CP₁
＝１、Ｅ＝１、Ｃ＝０のときにその出力Ｗ＝１と
なる。

これらの要素６１，５４，５５を組合わせた場
合の動作は次のとおりである。

まず、エネーブル信号Ｅが０の間はメモリクロ
ツクＷは常に０であり、カウンタ５４もメモリセ
ル６１も何の動作も行わない。エネーブル信号Ｅ
が１になると、書込信号CP₁と同時にメモリ信号
Ｗが発生するようになり、カウンタ５４は０〜３
９までのカウントを始める（カウンタは最初ラツ
チ信号CP₀によりリセツトされている）。このと
きメモリセル６１には第１語から第40語までのデ
ータが書込まれる。メモリ信号Ｗの40パルス目が
発生した後にカウンタ５４の内容は４０になり、
キヤリー信号Ｃ＝１となる。したがつて、この後
は書込信号CP₁が発生してもメモリ信号Ｗは発生
せず、書込みおよびカウントは停止される。メモ
リセル６１に書込まれたデータは、この次にラツ
チ信号CP₀が入力されたときにラツチレジスタ５
２に転送され、同時にカウンタ５４がリセツトさ
れ、これに伴つてキヤリー信号Ｃが０になる。

このような集積回路１６〜１８を複数個使用す
る場合の接続を第７図に、その動作を説明する波
形を第８図に示す。第７図の要点は各集積回路１
６，１７，１８において左側の集積回路のキヤリ
ー信号Ｃを右側の集積回路のエネーブル信号Ｅと
して使用する点にある。ただし、左端の集積回路
１６のエネーブル信号E₁は常に１としておく。
第８図でわかるように、この場合、集積回路１６
は書込信号CP₁の最初の40パルスの間に書込みを
行い、集積回路１７は次の40パルス、集積回路１
８はさらに次の40パルスの間に書込みを行う。

以上のように、第６図の実施例によれば、各集
積回路にカウンタが含まれているので、書込信号
CP₁のパルス数はＮ＝120以上あればよく、第１
図の制御回路３でパルス数をカウントする必要が
なく、その制御回路を簡単にできる。

第９図はキヤリー信号Ｃの波形を拡大して示し
たものであるが、この信号Ｃは40パルス目のCP₁
の立下りより発生し、４１パルス目のCP₁の立下
りまでに確立する必要がある。すなわち、t_d＜t_cp
この点は従来のメモリ信号A_1A〜M_1Dと同様であ
る。しかし、第６図の場合には出力が１本のみで
よいため、従来に比べて強力なバツフアアンプを
備えて立上りを速くすることが容易である。ま
た、集積回路の全ピン数が従来より少ないためコ
ストも安くなり、また同一パツケージを用いる場
合は列電極信号数を従来よりふやすことも可能に
なる。

次に、第６図の実施例をさらに改良した、高速
動作を可能とした実施例を説明する。その要旨
は、第６図のキヤリー信号Ｃを発生するタイミン
グを、負荷容量による遅延時間を補償できるだけ
早める点にある。第１０図を本方針に従つてキヤ
リー信号Ｃを書込信号CP₁の第40パルス目だはな
く３９パルス目の立下りで発生させた場合の波形
である。同図のごとくキヤリー信号の遅延時間t_d
が書込信号の周期t_cより大きくても、t_d＞2t_cであ
れば次段の集積回路は書込信号CP₁の41パルス目
で書込動作をスタートできるので、従来よりt_cを
小さくして高速動作ができる。しかしながら、t_d
は電源電圧や温度によつて変動するので、同図に
おいてt_d＜t_cとなることもあり得る。このとき次
段の集積回路は、CP₁の第41パルス目ではなく、
第40パルス目から書込みを開始してしまい、誤動
作となる。

第１１図はこれらの点を考慮したラインメモリ
を示す。同図は第７図のラインメモリ５０１の内
部に入るものである。メモリセル６１は第６図と
同一である。第１１図の各部の動作波形を第１２
図に示す。

第１１図において、アドレスカウンタは第１カ
ウンタ５４１と第２カウンタ５４２に分割されて
いる。第１カウンタ５４１は、ラツチ信号CP₀で
リセツトされた後、書込信号CP₁の周波数を1/2
に分周するもので、書込信号CP₁の立下りで動作
する。この第１カウンタ５４１はエネーブル信号
Ｅとは無関係に常時動作し、その出力をアドレス
信号A₁とする。

フリツプフロツプ５８は、エネーブル信号Ｅを
処理するために新たに設けられたもので、リセツ
ト端子に供給されるラツチ信号CP₀でリセツトさ
れ、クロツク端子Ｃに供給されるアドレス信号
A₁の立下りでデータ入力端子Ｄに供給されるエ
ネーブル信号Ｅをセツトする。この出力を第２エ
ネーブル信号Ｆとする。第１２図のごとく、第２
エネーブル信号Ｆは第１エネーブル信号Ｅより
CP₁の２パルス分遅れて発生する。第２エネーブ
ル信号Ｆは論理ゲート５５と５６に供給される。
論理ゲート５５には他にアドレス信号A₁と後述
する第２キヤリー信号C₃が入力されており、Ｆ
＝１、C₃＝０の間のみアドレス信号A₁をカウン
トクロツクC₂として出力する。論理ゲート５６
もゲート５５と同様であるが、同じ条件で書込信
号CP₁をその出力であるメモリクロツクＷに伝達
する点が異なる。

第２カウンンタ５４２は21進カウンタであり、
リセツト端子Ｒに供給されるラツチ信号CP₀によ
つてその内容が０になり、その後クロツク端子Ｃ
に供給されるカウントクロツクC₂をカウントし
て内容が１、２、…19、20に増加する。カウンタ
５４２の内容はアドレス信号A₂〜A₆として先の
アドレス信号A₁とともにメモリセル６１に供給
される。

第２カウンタ５４２のキヤリー端子CRには、
カウンタ５４２の内容が20になつたときに信号が
発生するので、これを前述の第２キヤリー信号
C₃とする。

以上のごとき動作によると、第１２図に示すよ
うに、メモリクロツクＷがちようど40パルス発生
すると、第２キヤリー信号C₃が発生し、これに
よりメモリクロツクＷおよびカウントクロツク
C₂が停止する。

最後に、デコーダー５９は第２カウンタ５４２
の出力であるアドレス信号A₂〜A₆を入力し、第
２カウンタの内容が19以上であることを検出して
キヤリー信号Ｃを発生する。この発生タイミング
はメモリクロツクＷの38パルス目の立下り（書込
信号CP₁の40パルス目の立下り）である。

以上の集積回路を複数個用いる場合の接続法は
第７図と同一である。第１２図には次段の集積回
路における第２エネーブル信号Ｆ１とメモリ信号
Ｗ１を示した。次段集積回路のエネーブル信号は
初段のキヤリー信号Ｃである。アドレス信号A₁
は、ラツチ信号CP₀、書込信号CP₁が初段と次段
で同一であり、かつエネーブル信号とは無関係の
ため、初段と次段で同一波形となる。

キヤリー信号Ｃは、アドレス信号A₁の立下り
で次段集積回路のフリツプフロツプ５８にセツト
されるので、Ｃは発生してから2t_c後に信号とし
て確立していればよい。またt_c以内に確立したと
しても、この時はA₁の立下りが存在しないので
まつたく問題ない。いずれの場合でも、第２エネ
ーブル信号Ｆ１は、書込信号CP₁の42パルス目の
立下りで発生し、メモリクロツクＷ１は書込信号
CP₁の第43パルス目から確実に発生しはじめる。

なお、この集積回路では、前述のごとく、書込
み動作が書込信号CP₁の２パルス分遅れて始まる
ので、書込信号CP₁のパルス数はＮ＋２＝122パ
ルス以上が必要である。

本実施例によれば、キヤリー信号Ｃの遅延時間
t_dは、書込信号CP₁の周期t_cの２倍以内であれば
よいので、第６図の実施例に比べると、書込信号
CP₁の周波数を倍にでき、さらに高速動作が可能
となる。

以上のごとく、本発明によれば、高速応答が必
要な出力信号の数を最小にすることにより、表示
装置に用いるデータ記憶装置の動作速度の向上が
容易になり、かつ安価にできる。

【図面の簡単な説明】

第１図はデータ記憶装置を有する表示装置の構
成を示す図、第２図は第１図の装置の動作波形を
示す図、第３図は表示装置の従来の列電極駆動回
路に用いる集積回路を示す図、第４図は従来の集
積回路を複数個用いるときの接続図、第５図は第
４図における動作波形を示す図、第６図は本発明
による集積回路を示す図、第７図は本発明の集積
回路を複数個用いるときの接続図、第８図および
第９図は第７図における動作波形を示す図、第１
０図は高速動作を行つた場合の動作波形を示す
図、第１１図は本発明の別の実施例を示す図、第
１２図は第１１図の動作波形を示す図である。１６，１７，１８……集積回路、５４，５４
１，５４２……アドレスカウンタ、５５，５６…
…論理ゲート、５８……フリツプフロツプ、５９
……デコーダー、６１……メモリセル。

Claims

【特許請求の範囲】

１複数の行電極と複数の列電極とを有する表示
パネルと、上記行電極の走査を行うための行電極
信号を発生する走査回路と、書込信号及び直列画
像データ信号が供給されて、該直列画像データ信
号を並列画像データ信号に変換するデータ記憶装
置と、該並列画像データ信号に対応して上記列電
極に供給する列電極信号を発生するドライバーと
を有するマトリクス表示装置において、少なくと
も上記データ記憶装置を複数の列電極に対応し
て、複数段に分割して構成し、各段のデータ記憶
装置は、上記書込信号をカウントしてアドレス信
号を発生し、かつそのカウント値が所定の値に達
した時第２のキヤリー信号を発生するアドレスカ
ウンタと、上記アドレス信号で指示されるアドレ
スに上記直列画像データ信号を書き込むメモリセ
ルと、前段のアドレスカウンタの第１のキヤリー
信号がエネーブル信号として与えられており、か
つ、上記第２のキヤリー信号が発生していない間
のみ上記アドレスカウンタおよび上記メモリセル
に上記書込信号を供給してカウント動作および書
込み動作を可能ならしめる論理ゲートと、前記ア
ドレス信号を解読することによつて前記第２のキ
ヤリー信号より一定期間だけ早い時期に次段への
第１のキヤリー信号を発生するデコーダーと、前
記エネーブル信号が入力された後上記一定期間が
経過してから前記アドレスカウンタおよび前記メ
モリセルの動作を開始せしめるように構成した論
理回路とを備えたことを特徴とするマトリクス表
示装置。