JPS63501739A - 変位量測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 変化量測定装置 （発明の分野） 本発明は位置変化量の測定装置に関し、より具体的にはテープルール（ｔａｐｅ 　ｒｕｌｅ）に関する。なお、本発明はテープルールに限定するものではない。

（発明の背景） 米国特許第４１６１７８１号、ＧＢ−Ａ−２０５６６６０及びＧＢ−Ａ−１５７ １２４５において、テープルールのマークを光学的に読取り、それからテープ位 置に関する情報を得られることが記載されている。

もし、移動と方向だけを知りたい場合、２つのフォトセンサーを必要とするだけ である。この手法を用いて実用的なテープ装置を作ることが出来、その装置は米 国特許第４１６１７８１号の詩許明細書に記載されている。

本質的に、この様な機構は、既知の位置から変化量を測定すべき未知の位置まで 移動し、その時の出力状態の変化を計数するものである。しかし乍ら１位置精度 は、最初の位置の情報の正確性及び信頼性、並びに変化量計数の正確性に依存す る。もし、移動中の計数にエラーが生ずると、計数されているマークのラインが 損傷を受けるため、その後は、既知の位置はエラーとなり全体としてのテープは 役に立たないものとなるであろう。

経路に沿って移動可能に設けられた移動要素の絶対位置を決める方法及び装置が 米国特許第４００９３７７号に記載されている。これは、擬似ランダムシーケン スを発展させたもので、経路上における移動要素の位置を独特の方法で決めるも のである。しかし乍らタイミングトラックを別個に設ける必要があり、タイミン グトラックの読取り誤差によって真実でないデータが検出され、測定された位置 に於ける誤差は回復が困難となるような大きなものとなる。２進数のシーケンス を用いて回転装置のセクションをアドレスすることは、エレクトロニクスレター ズ、２０巻、６１−６２頁（１９８４年１月１９日）において、ビー、アラジ氏 が記載している。

（発明の要約〉 本発明の目的は、テープルール等の位置変化量の測定装置を提供することにあり 、該装置によって、テープの最初の位置が判っているといないとに拘わらず、テ ープの現在地の正確な測定を行うことが出来、消去又は破壊に対して強く、テー プの最初の位置と現在地との間のマークを正確に測定するものである。

本発明の更に目的とするところは、テープにコードを一定間隔に形成したトラッ クの領域が変化すると、それに応答する多数のセンサーを備えた位置の変化量測 定装置を明らかにすることにあり、絶対的なテープ位置はテープの移動によって もたらされる一連のセンサー出力の状態を分析することによって、前記コードか ら知ることが出来る。

広い意味において、本発明は、マークとスペースを位置トラックに沿って配備し エンコードした位置を表示する部材と、前記部材が通り過ぎる時に位置トラック からマークとスペースを読取れるようにしたセンサー手段と、センサー手段の出 力が供給され位置トラックから検出してデコードした情報からテープ位置を知る ことができるようにしたデコーディング論理部とから構成される。テープルール において、コード入力された情報を運搬する手段として位置トラックを用いるこ とは、簡単に計数できるわけでなく、新規であると考えられる。この様に本発明 は変化量測定装置を提供するものであって、該装置は読取り手段と相対的に移動 可能な部材とを備えており、前記部材はテープに沿ってマークが交互に次々と設 けられた位置トラックを運ぶ手段となるものであり、 （ａ）　交互に設けたマークは擬似ランダムシーケンスにおける異なった値を記 録するものであり、この値は少数の要素で構成されるシード（ｓｅｅｄ）に繰り 返し作用させて得られたものであり、シーケンスは、少なくとも前記シードのも のと等しい長さの一群の続いたマークがシーケンスの中の１箇所に現われるとい う特性を備え、トラックから読み取られ、少なくともシードに等しい長さの一連 のマークは読取り手段と前記部材の絶対位置を表しており、かつ、（ｂ）読取り 手段は各マーク内の位置変化に応答するようにした３つ以上のセンサーを備えて おり、マークのパターン及びセンサーの位置は前記部材がセンサー手段に対しそ の間隔分だけ相対的に変位する毎に１つのセンサーだけが状態を変え、その状態 は前記部材に沿って交互シーケンス中で次々に形成され、これは、引き続いたシ ーケンスに応じて、交互マークの１つのに対応する論理値として、引き続く状態 として供給された論理値をデコードすることによって認識される。

ここで用いられる「交互（ａｌｔｅｒｎａｔｉｖｅ）Ｊという語句は、マークを ３種以上にする可能性を除くものではない、しかし乍ら、シーケンスは２進数で あるため、マークは２つとするのが最も都合が良い、相対移動１部材に沿って端 から端まで至る多くのシーケンスを用いることを除外するものでないが、望まし くもない、この櫟に３１Ｔのテープにおいて、１−長さ毎に次のものを引き継が せることによって３つのシーケンスを行うことが出来る。

本発明は少なくとも１つのエンコードした位置トラックを形成するマークとスペ ースを具えた部材と、少なくとも１つの位置トラックの変化位置を検出し、部材 がある距離だけ通り過ぎる毎にその状態の少なくとも１つが変化する出力信号を 供給するようにしたセンサー手段とを用いており、次から次にセンサー手段から 得られるローカルの状態は部材に沿って連続的に順次発生し、各シーケンスに対 する状態は、その後続いていくシーケンスに応じて、部材の絶対位置コード（Ａ ＰＣ）の１つ又はその他論理値として、次から次にローカルな状態が供給された 論理をデコーディングすることによって認識される。

局部状態、即ちローカルな状況のシーケンスから引き出されたデータの流れは、 絶対位置データを供給するのに用いられ、この目的のために、適当なコード化シ ステムが必要とされる。最大長さの２進数シークンスとして知られた１組のサイ クリックコードによって適当なコードを生じさせることができる。これ等のコー ドは長くて連続的なビットパターンであり、短い、一定長さのセクションのあら ゆるコンビネーションから得られる。これ等は、独立したあるフィードバックシ フトレジスターを用いてｎ−ビットの２進数シード（ｂｉｎａｒｙ　５ｅｅｄ） から作ることが出来、（ａ）いかなるシーケンスの中でも任意のｎ−ビットの組 合わせは唯一のものであり、（ｂ）シーケンスは有限であり、長さは（２−１＞ ビットであるという特性を有している。これは本発明の目的に対して特に利益を もたらす、なぜなら、全サイクリックシーケンスの長さが２進数シードの一定長 さに等しい場合で、シーケンスの一部が検索される時、全サイクリックコード内 の位置は容易に且つただ１つのものとして知ることが出来るからである。更に又 、テープがどのセクションからスタートしようが、これは真の侭である。このよ うな擬似ランダムシーケンスとそれ等特性及び発生についてはフィードバックシ フトレジスターを用いることが出来、これ等は１９７６年１２月１２日発行のＩ ＥＥＥ、６４．１７１５−１７２９頁においてエフ、ジェシー　マックウィリア ム氏他によって記載されている。

（望ましい特徴の説明） ありとあらゆるビットの組合わせがサイクリックＡＰＣシーケンスコードの何処 かで生ずるものと仮定すると、前述の手法を用いることによりノーエラーの保護 が生ずる。単一ビット又は化ビットを損なわせしめるエラーは非常に大きな位置 エラーを生じさせることが出来るが、それはこれ等シーケンスに対するテープ上 の位置が損なわれていないシーケンスと殆んど接近しないためである。適当なエ ラー検出及び／又は訂正技術を用いることも効果的である。与えられたサイクリ ックコードのショートセクションの長さがｎビットであると仮定すると、既に述 べたように、ｎビットのあらゆる組合わせに対して循環（サイクリック）コード のマツチング部分（＋＊ａｔｃｈｉＢ　ｐａｒｔ）となり、ここでｎはシード中 のビット数である。しかし乍ら、（ｎ＋１）ビットセクションの検索が行なわれ ると仮定すると。

（ｎ＋１）ビットシーケンスの全ての組合わせが循環コードの中にある訳ではな い０例えば、ｎビットシーケンスが与えられた場合、（ｎ＋１＞ビットが形成さ れる。

殆どの単一ビットエラーに対しては、得られたｎ＋１ビットシーケンスはサイク リックコードのどのシーケンスともマツチせず、従って高精度のエラー検出を行 なうことが出来る。

ここで提案されるシーケンス状態をコード化することには、エラーの検出を本来 的に行なえるものである。

第１に、可能なローカルの状態の中、限られた数のものが許され（その他のもの はエラーとして検出される）、第２に、各状態に対して通常は１つだけ、２つ又 は３つの許容し得る遷移、即ち変化が存在する。絶対位置をコード化することに よって、前述の如く、エラー保護を内蔵させることが出来るから、システム全体 は大変高い信頼性をもって読取りエラーを検出することが出来る０問題はエラー が発見されたときどの様にすべきで有るかと云うことにある。もし、取消不可能 な状態に達していない場合、テープは正確に且つ通常通りに読み取るべきである 。ローカルな状況、即ち局部状態のシーケンスエラーが認められた場合、これは テープパターンの損傷による結果であることが最も予想されることである。適当 な処置を施し、次の全体位置コードビットがコード化されるまで局部状態の変化 の観察が続けられる。戒は又、絶対位置コード内のエラーが発見され、それがコ ードのエラー訂正能力の範囲内でない場合、ＡＰＣビットは蓄積されたＡＰＣビ ットと共に廃棄し、新たなテープ位置を判断することが出来るようにＡＰＣビッ トの新たなシードをテープから読み取らなければならない、デコーディング論理 部はＡＰＣビットをエラーの第１ＡＰＣビツトと置き換えることが出来るように 配列し、エラーの第２のＡＰＣビットがシードの長さｎと共にトリガーしてリセ ットさせることが便宜である。

（図面の簡単な説明） 本発明の実施例は添付の図面に基づいて以下に説明される。なお、実施例は例示 的にのみ用いられる。。

第１図はエンコーダトラックからデータを光学的に獲得するテープルールとデジ タル位置出力を提供する関連データ処理システムのダイヤグラムである。

第２図はテープルールの短い長さ部分を示す図である。

第３図はデータ処理システムのアナログ信号処理工程を示す図である。

第４図は信号処理工程の中で許された局部出力状態のシーケンスと、単一のシー ケンス又はテープ絶対位置コード（ＡＰＣ）のブロック内に於ける遷移状態を示 すダイヤグラムである。

第５図はデータ処理システムのデジタル部分の局部状態入力及びデコーダのブロ ックダイヤグラムである。

第６図は第５図のデコーダからの出力が送られた局部状態の付属レジスターとカ ウンタ一部分のブロックダイヤグラムである。

第７図は第６図の付属レジスターとカウンターの値に作用し、デコードされたＡ ＰＣビットを引き続きＡＰＣデコーディング論理部への供給を行うための判断論 理部のブロックダイヤグラムである。

第８図はデータ処理装置のコントロール部及び出力部となるマイクロプロセッサ −に利用され、現在の局部状態シーケンス内の位置出力を提供するために状態計 数を行なう論理部を示している。

第９図は第５図乃至第８図の局部状態のデコーディング論理部から送られたＡＰ Ｃデータビットの処理をコントロールするＡＰＣ判断論理部を示している。

第１０図はＡＰＣデコーディング論理のＡＰＣコードゼネレータを形成する擬似 乱数ゼネレータを示している。

第１１図は検出されたＡＰＣビットのシフトレジスターとＡＰＣデコーディング 論理の残部を形成するコンパレータを示している。

とスｌフぼとわ（ 図面ではスチール製テープのルールを示しており、メートル単位又はヤード単位 にて測定された長さをデジタルで読み取ることの出来る電子システムを内蔵して いる。テープは従来のスチール製のルールと同じように操作して使用するのであ るが、本発明の場合、例えば、テープ本体の幅を考慮して測定量の読み取りの自 動補正を行ない、使用者を手助けするという追加の特徴を含むものである。

測定方法は第１図を基にして以下に説明する。テープ〈１）は、従来のテープル ールのものと同じようにスチール等の伸張しない材料が用いられる。テープはテ ンセータばね（５）によってコントロールされ、通常の視覚によって読み取り出 来る距離スケール（２）に加え、一定の間隔を開けてエンコードした一対のトラ ック（３）（４）が印刷されている。製品のゲージングクロ）の内側にて、テー プ（１）は発光ダイオード（３１）によって照明され、エンコーダトラック（３ ）　（４）の像は光センサ−アレイ又はフォトセンサーアレイ（３０）上のレン ズ（７）を用いて形成される。フォトセンサーアレイは一対のエンコーダトラッ ク（３）（４）に対応してグループ分けして対となった４つの検知部分が設けら れている。各検知部分によってエンコーダトラックの小さな部分を観察すること が出来る。ア１／イ（３０）内で対のセンサーはトラック（３）（４）と同一線 上に揃うように並べられており、トラック（３）（４）はマークとスペース、又 は幅の異なる黒色部と白色部によって形成され、テープ〈１）の上に印刷され、 フォトセンサーに像が形成される。テープ（１）の移動によって、個々の感光部 （３０ａ）に対応するテープ＜１）の領域が黒と白の間で変化する時、各フォト センサー（３０ｍ）（第４図）における光レベルを変えることが出来る。適当な アナログ処理によって、４つの２進数信号（１つは各感光部（３０ａ）に対する もの）がフォトセンサーの出力から得られる。信号の２つの状態は、各フォトセ ンサーに対応するテープ（１）上の領域での黒色又は白色を表わす。テープ（１ ）の移動によって、エンコーダトラック（３）（４）が感光部（３０ｍ）を通り 過ぎる際に、２進数の信号を変化させる。

エンコーダトラック（３）　（４）のパターンとフォトセンサー（３０ｍ＞の間 隔の配列は、テープ（１）における全ての位置に対し、テープ（１）の移動量の 増加によって出力の中、１つだけが１度に状態を変えられるようにする。

この基準を達成する状態のシーケンスは、ダレイコード（Ｇ　ｒａｙ　ｃｏｄｅ ｓ）として知られている。更に又、移動方向がいつでも出力状態の変化から知る ことが出来るように配列することが出来る。

第１図から明らかな如く、センサーアレイ（３０）の出力はアナログ処理回路（ ８）に送られ、次にＣＭＯＳデジタル処理論理部（９）に送られる。回路（８） と論理（９）は単一のアプリケーションが規定された集積回路（ＡＳ　Ｉ　Ｃ） （１０）の中に装備され、４ビットＣＭＯ３のマスクプログラムされたマイクロ プロセッサ−（１２）の入力ボート（１１）にデータを供給し、出力ポート（１ ３）を通じて情報及び命令を受ける。　ＡＳ　Ｉ　Ｃ＜１０＞のデジタル処理論 理部（９）は局部状態のデコーダとＡＰＣ２進数シーケンスデコーダを含んでお り、両者共、論理部として実行され、マイクロプロセッサ−（１２）よりもずっ と速くラン（ｒｕｎ）することが出来るから、コードトラック（３）　（４）は テープが素早く動いている間ですら追従することが出来る。マイクロプロセッサ −（１２）の構造は従来の計算器型マイクロプロセッサ−と同様であり、ボート （１１）（１３）が４とットバス（１５）を通じてＡＬＵ（１６）、アキュムレ ータ（１７）、ディスプレイＲＡ　Ｍ、（１８）及び、例えば２−４にサイズの 汎用ＲＡ　Ｍ　＜１９＞と通信が行なわれる。キーバッド（２１）は入力ボート （２０）を通じてバス（１５）と通信を行ない、最大１２のキーまで読み取るこ とが出来る。ディスプレイされる出力値はディスプレイＲＡ　Ｍ　（１８）から ディスプレイドライバー（２２）に送られ、最大６４セグメントのディスプレイ を都合良く作動させて、液晶ディスプレイ（２３）に示される。

アｊゴＬＺ１ノ月へ１゜ 前述した２つのエンコーダトラック（３）（４）は４つのフォトセンサー（３０ ）によって読み取られる。フォトセンサーは１個の発光ダイオード（３１）又は トラックの位置部分を照明する一対のフォトダイオード（３１）のどちらかによ って照らされる。第３図には、単一のフォトセンサー（３０）だけを示している が、残りの３つのチャンネルは図示したチャンネルと殆んど同じである。各フォ トセンサーの信号は、夫々の信号コンディショナーを通して送られ、該コンディ ショナーは増幅器（３２）、インテグレータ（３３）及びコンパレータ（３４） から構成される。インテグレータ（３３）の出力は、４チヤンネルのピーク検出 器（３５）に送られ、信号レベルが危も高いチャンネルの出力が減衰器（３６） を通じてコンパレータ（３４）の第２の入力に送られる。この様に配列したこと によって、信号レベルが減衰器（３６）に設定された限界内のピークレベルに近 いチャンネルが４ビツトのラッチ（３７）に於て論理「１」を記録し、信号レベ ルの小さいチャンネルが論理「０」を示すことになる。検出器（３５）のピーク 出力は電圧制御された電流源（３８）に送られ、ここで発光ダイオード（３１） の明るさがコントロールされる。

オシレータ及びラッチされたゲートを含むタイミングと制御回路（３９）によっ て、エネイブリングパルスをライン（４０）から電流源（３８）に供給し、発光 ダイオード（３１）をストローブし、更に出力ライン（４１）にデータレディパ ルスを供給してその後の論理を司令し、ラッチ（３７）の出力を読み取ることが 出来る０発光ダイオード（３１）の連続的な出力よりもパルスを用いることによ って電力消費量を削減することができ、選択されたパルス周波数は充分に速い（ 例えば４０ｋＨｚ）ため、テープが引き出されてハウジングの中に後退する時、 通常の使用条件下においてコードトラックの読み取りを行なうことが出来る。ピ ーク検出器（３５）と減衰器（３６）は入力信号レベルの動的閾値（ｄｙｎａｍ ｉｃ　ｔｈｒｅｓｈｏｌｄｉｎｇ）をコンパレータ（３４）に供給するから、テ ープのマーク部又はスペース部（黒又は白）を表わす２進数の出力は連続的に利 用することが出来る。

。　、の一コーーイン 第４図は発生した局部状態のシーケンスをプロ°ツクにして示しており、各ブロ ックはテープに沿って記録された絶対位置コードＡＰＣの１ビツトを形成してお り、２つの選択可能なシーケンスを示している。ここではフォトセンサー（３０ ｍ）は状態を００１１から１１００まで変化させ、再び００１１に戻すことが出 来、シーケンスはどの経路（ｐａｔｈ）をとるにせよ第８番目の変化又は遷移（ ｔｒａｎｓｉｔｉｏｎ）にて初期値の００１１に戻される。トラック（３）（４ ）を形成するマークとスペースのパターンはテープに沿って端から端まで施され 、第４図の左手側又は右手側の何れのシーケンスをも実行出来ることは理解され るべきでである。なお、初期の００１１状態は隣りのブロックと共通にしている 。テープ（１）とフォトセンサー（３０）は所定の変化距離を互いに相対移動し たとき、状態が変化するように配列され、センサーアレイ（３０）が観察した局 部状態の必要なシーケンスを実行し得るようにマークとスペースの模様はコンピ ュータを用いて形成し、テープ（１）に沿って施こされる。４つのビットパター ンが０と１の間を変化することによって、夫々のセンサーが観察したマークを暗 いもの（ｄｉｒｋ）から明るいもの（Ｉ　ｉｇｈｔ）への変更と、個々の暗いマ ークと明るいマークの長さを司令する。。

各経路の中で次から次に変化させることは、各々がその隣のものと１ビツトだけ 異なること及び各状態が特有の値を有していると云う点においてグレイコードと 一致しており、フォトセンサー（３０）によって検出された２つの続き状態は、 テープの移動方向とブロック内に於ける位置の両方を与える。この様に出力状態 が０１００と１１００と続くことは、位置３がＡＰＣビットφの右手側経路に沿 って前方に移動する状態を示しており、一方、０１１０から０１１１への遷移は 位置６がＡＰＣ１ビットの左手側経路に沿ってテープが逆方向に移動することを 示す、第２図は前述の構成に基づきコード化したマークを付したテープの一部を 示している。第２図はテープ（１）に施したマークのパターンを示しており、適 当に間隔を開けて配列されたセンサーアレイによって読み取られ、第４図のシー ケンスに従う、各ＡＰＣビットは各々のトラック（３）　（４）の中に１つのマ ークを生じ、マークは斜めのものどうしが対となり、各対は位ｇＡＰＣビットに 略対応している。

しかし乍ら、この対応は正確なものとは言えない、なぜなら、隣どうしのＡＰＣ 状態は結合されて、屡々単一のＡＰＣビットのスパン内部全体が暗いマークとな り、隣合うＡＰＣビット間の境界を横切ることもあり、マークが隣合うビットに 対して共通のものとなるからである。トラック（３）又は（４）における各マー クはロング（１ピツチが５間隔）、ミデアム（１ピツチが４間隔）、又はショー ト（１ピツチが３間隔）とすることが出来、隣合うマークの間隔は、一対の隣合 うマークがロングの場合３間隔のピッチの間で変えることが出来、一対の隣合う マークがショートの場合５間隔のピッチの間で変えることが出来る。各ＡＰＣが Ｏ状態のとき、トラック（３）　（４）のマークが斜めのものの対がミデアムと ショート、又はショートとショートとして肉眼により認められる。各ＡＰＣが１ 状態のとき、トラック（３）（４）に於ける斜めマークの対がミデアムとロング 、又はロングとロングの時に認められる。マークはトラック（３）（４）の上方 に対称に位置するフォトセンサーを４個１組にしたものによって読み取られ、セ ンサーは時計方向又は反時計方向に読み取られ、センサーの対は間隔が３つのピ ッチにて生ずる各トラックの読み取りを行なう、この様に構成したことによって 、テープ位置が移動するとセンサーの出力状態は第４図に従うことになり、これ 等の特性はセンサーアレイとテープ上のマークとの適切な協同作用によって得ら れる。第７図及び第８図における終了及びエンコード論理部からの出力は次のと おりである。

（１）「状態カウント」は現在のＡＰＣブロックの中に記録された状態変化の数 を示す。

（２）　ｒＡ　Ｐ　Ｃクロック」パルスは、局部状態のシーケンスのトラバース が完了し、新たに検出されたＡＰＣビットがデコードされたことを示す。

（３）第７図の方向ライン（１０１）は、テープが前方に移動するときビットの 論理値が１であることを示し、後方に移動するときビットの論理値が０であるこ とを示す。

（４）第７図のＡＰＣビットライン（１０８）は値０．１又は−１を持つことが 出来る。

（５）第７図ｒＡ　Ｐ　ＣＨＩｆＪライン（１０３）は調べられたＡＰＣビット が１又は０のように、確立が等しい場合、論理１にセットされる。

（６）　局部状態のサイクルにおいて、にどんなエラー変化が生じた場合でもマ イナーエラーのフラッグが立てられる。

（１）の「状態カウント」は、現在検知されたＡＰＣブロック内のテープ位置を 表示するために直接マイクロプロセッサ（１２）に送られる。残りの出力はブロ ックが端に達した時ＡＰＣ判断論理に送られる。

この様に、局部状態のデコーディング論理部は、ブロックがいつ終了し、ＡＰＣ ビットの特性がそのブロック内でいつデコードされるかを決めなければならない 。

局部状態ブロックの内部に於て認められる局部状態変化の各々は、次の５つのタ イプの中の１つである。

（１）　無効、即ち、どんな変化も第４図の中でおこらない。

（２）ＡＰＣビット１、前方へ。

（３）ＡＰＣビット１、後方へ。

（４）ＡＰＣビットＯ１前方へ。

（５）ＡＰＣビット０、後方へ。

どのカテゴリーの中で変化が行なわれるかは、出力ラッチ（３７）の現在状態と 先の状態とを比較することによって決められる。第５図において、第１のタロツ ク位相φ１とデータレディライン（４１）はＡＮＤゲート（５６）への入力であ り、その出力はハイ（ｈｉｇｈ）のときに現在状態レジスター（５４）をクロッ クし、その結果データレディライン（４１）がアクティブのときラッチ（３７） の出力Ｑ０　Ｑ３がクロック位相φ１によってレジスター（５４）の中にクロッ クされる。レジスター（５４）の先の状態はＡＮＤゲー）　（５６）の出力によ って最終状態のレジスター（５５）の中にクロックされる。同時に、レジスター （５４）（５５）の値はデコーディング論理部（５７）の中にクロックされ、第 ４図のローカルな状態の変化ダイアグラムを実行し、レジスター（５４）（５５ ）の状態が第４図のダイヤグラムの左手側にあるか又は右手側にあるかによって デコードされたＡＰＣビットＯ又は１を得る。

ＡＰＣビットはライン（５０）にて論理０又は１の出力として表れる。出力ライ ン（５１）は現在のテープ方向（前進又は後退）を表わす出力ビットを供給し、 出力ライン（５２）はＡＰＣブロック内の現在位置のインデックスを供給し、出 力ライン（５３）は無効フラッグを供給する。

ゲート（５６）は各位相φ１にてクロックされるが、コンパレータ（５９）があ る局部状態と次の局部状態との間のテープの移動に対応してレジスター（５４） （５５）の内容（ｃｏｎｔｅｎｔｓ）が異なることを示さない場合、及びクロッ ク位相φ１をＡＮＤゲート（５９ｍ）入力を経由してその一部のクロックをラッ チ（５８）に送ることが出来ない場合、ラッチ（５８）はライン（５０）　−（ ５３）における出力状態を変えない。

第６図は、主にクロック位相φ２とφ３が作動する論理を示している。ライン（ ５１）−（５３）は現在の付属レジスター（７０）と繋がり、位相φ３にてクロ ックされる。

先の位相φ２において、付属レジスター（７０）からＡＮＤゲート（７１）への 第２の入力がライン（５３）の中で有効な変化がフラッグされたことを示すと、 レジスター（７０）の現在の内容が先の局部位置レジスター（６０）と先の方向 レジスター（６１）の中にクロックされる。クロック位相φ２は更に又、ＡＮＤ ゲート（８９）が先の連続的に有効な変化をレジスター（８１）の中で記憶出来 るようにする。これについては後でより詳細に説明する。クロック位相φ３にお いて、幾つかのカウンター（７５）　−（８０）は、変化カウンター（７５）の 場合は直接に、カウンター（７６）　−（８０）の場合はゲート（８２）　−（ ８７）を介して増加（インクリメント）又は減少（デクリメント）される。

カウンター（７６）はゲート（８２）を介してライン（５１）及び（５３）から ゲートされ、有効な前進変化量のトータルを記録する。カウンター（７７）はラ イン（５３）とライン（５１）からゲート（８３）を通じ入力を反転させてクロ ックされ、有効な後方変化量のトータルを記録する。カウンター（７８）はライ ン（５０）　（５３）からゲート（８４）を介してゲートされ、予期されたＡＰ Ｃ１ビット内の有効な変化量のトータルを記録する。同じようにしてカウンター （７９）はライン（５３）と（５０）からゲート（８５）を通じ入力を反転させ てゲートされ、予期されたＡＰＣＯビット内の有効な変化量のトータルを記録す る。カウンター（８０）は与えられたＡＰＣビットの中で与えられた方向に向か う連続的に有効な遷移を記録する。もし、先の方向が次に認識されるＡＰＣビッ トにおいても継続する場合、エクスクル−シブＯＲゲート（８８）がエネイブル され、カウンター（８０）に増加入力又は減少入力を供給するクロックされたフ リップ／フロップ（９４）は前の状！！！（ハイ）が維持され、ゲート（８７） への入力の有効な変化によってクロック位相、φ３はカウンター（８０）に送ら れ、これによって有効カウントの数が増すことになる。方向が変わると、エクス クル−シブＯＲグー）　（８８）がフリップ／フロップ（９４）をトグルし、カ ウンター（８０）の内容は各クロック位相φ３において減少させられる。

もし、無効のカウントフラグがラインク５３）にて立てられたり、又はリセット 、ライン（９０）が励起する場合、ＯＲゲート（９３）がカウンター（８０）を リセットする。先の連続的に有効な変化レジスター（８１）は、ライン（５３） の現在ビットが無効であり、カウンター（８０）の出力がＯでなく、エクスクル −シブＯＲゲート（９５）を介してコントロールされている場合、前述の如＜Ａ ＮＤゲート（８９）を介して位相φ２のカウンター（８０）からロードされる。

クロック位相φ４については、カウンター（７６）の前進のトータル値がカウン ター（７７）の後退トータル値と等しい時、エクスクル−シブＯＲゲート（９９ ）がＡＮＤゲート（９１）の反転入力にて出力を与え、ＯＲゲー）　（９２）を 介してリセットライン（９０）に送られ、この様にして全てのカウンターとレジ スター（７５）　−（８１）の全てが初期状態にリセットされる。ＯＲゲート（ ９２）を経由してリセットを行なう、更に又システムリセットライン（９６）又 はエンコーディング論理リセットライン（９７）が励起している時にも行なわれ る。

第７図において、終了及びエンコーディング論理部はカウンター（７５）　−（ ８１）の内容に適用され、局部状態シーケンスはいつ終わったのかを判断し、そ の後の処理のため出力の供給を行なう、カウンター（７Ｂ）　（７７）の値はコ ンパレータ（１００）への入力として供給され、ライン（１０１）における出力 がテープの前方移動量（論理１）又は後方移動量（論理０）を示す、レジスター （７８）　（７９）における有効なＡＰＣ１カウントのトータルと有効なＡＰＣ Ｏカウントのトータルがコンパレータ（１０２）に送られ、前記カウンターの内 容が等しい場合を除いて論理０の出力を供給する。ライン（１０３）はゲート（ １０２）の出力である。もし、ライン（１０３）の出力が論理Ｏの時、局部状態 サイクル（ＡＰＣビット）の半分以上は正しくデコードされていることが予想さ れる。これはその後の論理部に於て認められる。コンパレータ（１０４）によっ て検出されたＡＰＣＯレジスター（）９）の内容は０で、コンパレータ（１０２ ）によって得られたレジスター　（７８）　（７９）の内容が等しい場合、コン パレータ（１０４）からの出力とライン（１０３）における出力によってＡＮＤ ゲー）　（１０５）はライン（１０６）にメジャーエラーがあることを示す、ラ イン（１０６）のエラーフラッグが直接マイクロプロセッサ−（１２）に送られ 、ディスプレイ（１２）上にエラー表示がなされる。レジスター（７８）　（７ ９）の内容はコンパレータ（１０７）に送られ、ライン（１０８）の出力は検知 されるＡＰＣビットが論理１であるか又は論理０であるかを示す。

ライン（１０１）、（１０３）、（１０６）、（１０８）のデータは出力ラッチ （１０９）に送られ、第７図の論理部の残りはその出力が後の処理に用いるべき かどうかを調節するのに用いられる。第１の法則によれば、現在の状態が局部状 態シーケンスのスタート状態と等しく、連続的に有効な変化が閾値よりも大きい か又は等しい場合、ラッチ（１０９）の出力が通過することになる。従ってレジ スター（５４）の現在の状態はコンパレータ（１１０）の１つの入力に送られ、 該コンパレータの他方の入力は局部状態シーケンスのスタート値（この場合００ １１）に等しい値のものが供給される。コンパレータ（１１０）の出力はＡＮＤ ゲート（１１１）の１つの入力に供給され、該ゲートの他方の入力は連続的な変 化量カウンター（８０）の内容はコンパレータ（１１２）を介して送られる。ゲ ート（１１１）への両方の入力がハイの時、論理１の出力がＯＲゲート（１１３ ）に送られ、次にＡＮＤゲート（１１４）は次のクロック位相φ５のラッチ（１ ０９）をクロックし、これによって状態のカウント出力をラッチ又はバッファ（ １０９）の中にラッチされる。第２の法則によれば出力ラッチ（１０９）は、次 の４つの条件が当て嵌まるとき、ＯＲゲート（１１３）とＡＮＤゲー）　（ｉ１ ４）を介してφ５の上でクロックされる。４つの条件とは次の通りである。

（ａ）　先の連続的に有効な変化カウンター（８１）の内容がコンパレータ（１ １５）によって設定された閾値を超える。

（ｂ）　有効なライン（５３）が設定される。

（ｃ）　現在の方向が、コンパレータ（８８）から入力ライン（１１６）にて示 される先の有効な方向と同じである。

（ｄ）　ライン（５２）の現在のインデックスがコンパレータ（１１８）によっ て決められたレジスター（６０）の中で保持される先の有効インデックスよりも 小さい。

上記の４つの条件が満足されると、ゲート（１１７，）の出力は論理１になる。

この法則の目的は状態ブロックの境界におけるエラーを検知することを考慮した ものであり、これは最後のブロックが終了し新たなブロックが検知されることを 認識することが出来ない結果である。

第３の法則によれば、現在のインデックスが先の有効なインデックスに等しく、 ０（テープが移動しないことを示す）に等しく、変化の数がサイクルの終わりの 手前にあることを示す（この場合７つの変化）場合、ゲート（１１３）　（１１ ４）は出力ラッチ（１０９）にクロックを加える。従って次の条件を満足しなけ ればならない。

（ａ）　閾値（〉７）検出器（１１９）を通じて送られる変化カウントレジスタ ー（７５）の値がＡＮＤゲート（１２０）にエネイブリング入力を供給する。

（ｂ）　先に有効なインデックスレジスター（６０）とライン（５２）の現在の インデックスの内容が両方とも、エネイブリング入力をＡＮＤゲート（１２０） に供給するコンパレータ（１２１）による測定値が０に等しいや第３の法則はブ ロックの終わりのエラーとは独立した遷移をもたらすという効果がある。

第８０は状態を計数する論理部を示しており、これは位置レジスター（６０）の 既に有効なインデックスと方向レジスター（６１）の既に有効な方向とに基づい て、現在読みとられたＡＰＣの状態シーケンスの内部にてカウンターの位置を確 認するしのである。アキュームレータ（６２）はクロック位相φ３にタロツクが 加えられ、既に有効なインデックス値をレジスター（６０）からロードし、クロ ック位相φ４においてアキュームレータ（６２）の値は１だけ増加する。クロッ ク位相φ５において、アキュームレータ（６２）の新たな値は、レジスター（６ １）からのテープ方向と共に、マイクロプロセッサ−（１２）に利用しうる状態 の計数出力としてラッチ（６３）の中にロードされる。このように、読みとりさ れた局部状態シーケンス内の現在のテープ位置はマイクロプロセッサ−（１２） に送られ、テープ位置の細かな位置決めを行なうことができる。

デジタル処理論理部（９）の局部状態デコーディング工程によって、マイクロプ ロセッサ−（１２）によってＡＰＣビットと共に直接処理するため局部状態のカ ウント出力、テープ方向及びエラーフラッグ情報を、その後のデジタル処理論理 （９）のＡＰＣデコーディング論理形成部に供給する。

ＡＰＣ−−コーーイン　゛ 第９図乃至第１１図のＡＰＣデコーディング論理部は第５図乃至第８図の局部エ ンコーディング論理部からのＡＰＣビット情報を受け、引き続きＡＰＣビットを ｎビットのＡＰＣワードの中に組み込む０本発明の場合１１ビツトの長さで、各 ＡＰＣビットが検出されるとクロックされるｎビット長さのシフトレジスターの 中に記憶される。ＡＰＣデコーディング論理部は、初期状態からクロックされる とテープ上に記憶されたＡＰＣビットのシーケンスを可成するＡＰＣコードデネ レータと、ＡＰＣコードゼネレータの状態が検知されたＡＰＣワードシフトレジ スターの状態とマツチするかを決めるコンパレータと、マツチさせるために幾つ のレジスタークロックパルスを必要とするかを示すためのカウンターを含んでお り、カウンターの値はＡＰＣシーゲンスの位置、即ちテープ位Ｉを表わしている 。

マツチングが達成されるまで、コードゼネレータを初期化し迅速なりロッキング を行なうための手段が設けられ、引き続き入力されるＡＰＣビットについてクロ ックを行ない、ＡＰＣワードシフトレジスターのビットパターンはＡＰＣコード ゼネレータの状態によって追跡される。エラーのチェックは「振り返りくルック アヘッド）（ｌｏｏｋ　ａｈｅａｄ）４手段によって行なわれ、該手段に於て入 ってくるＡＰＣビットはＡＰＣコードゼネレータからの予想されるＡＰＣビット と比較され、マツチしない場合エラーのフラッグが立てられる。

第９図の回路はラッチ（１０９）を経由して送られるＡＰＣデータの処理をコン トロールし、クロックパルスが全てのＡＰＣビットの擬似ランダムビットゼネレ ータ（ＰＲＢＧ）クロックラインに発生するノーマルモードと、その後のＡＰＣ ビットがテープ位置の再計算を行なうことが出来るように計数されるリセットモ ードとの間をトグルする。エラー状態のとき、ＯＲゲート（１３０）はラッチ（ １０９）を通じてＡＰＣハーフピットの出力ライン（１０３）からの入力または ライン（１２９）　（第１１図）からの無効なＡＰＣビットを受け、局部状態の 論理が局部状態のシーケンスをデコードすることが出来なくなったことまたは局 部状態の論理からのＡＰＣビットがＡＰＣシーゲンスの中で次に予想されるビッ トではないことのいずれかを示す。

これらのいずれの場合においても、ＯＲゲート（１３０）の出力はハイとなり、 ラッチ（１３１）を通じてリセットライン（１３２）に次のシステムクロックに クロックが加えられる。ライン（１３２）はまた、マイクロプロセッサ−’（１ ２）がライン（１３３）及び出力ボート（１３）を経由してリセット信号を受け るとハイとなる。リセットライン（１３２）の状態はＯＲゲート（１３４）から 送られ、ｎビットカウンター（１３５）をリセットする。ライン（１３２）にて 信号が発せられたエラーはラッチ（１３６）にクロックを加え、悪いＡＰＣライ ン（１３７）をローにする。ライン（１３７）の状態は方向をマツチングするＯ Ｒゲート（１３８）の一方の入力にも送られ、テープが前進するときライン（１ ０１）からのもう一つの入力は論理１となり、ゲート（１３８）からの方向出力 はライン（１３９）である。

ライン（ｉｏｉ）の値は更にまた、ラッチ（１４０）に送られ、その内容は位相 φ３のＡＰＣクロック信号がライン（１４２）の中で発生するときライン（１４ １）において消される。ライン（１０１）の前進方向とライン（１４１）の最後 の前進方向がエクスクル−シブＯＲゲート（１４３）にて比較され、もし異なっ ている場合、方向変換ライン（１４４）がセットされる。ライン（１４４）の方 向変換信号はさらに反転されてＡＮＤゲート（１４５）に送られる。ゲート（１ ４５）の他方の入力はＡＰＣクロック位相φ３であ位相上３出力はクロック入力 カウンター（１３５）に送られる。

カウントの方向はライン（１０１）（１４６）の値によって支配され、ライン（ １４Ｂ）の信号がハイのときカウンター（１３５）は正の向きに計数し、信号が ローのとき負の向きに計数する。シフトレジスターカウンター（１３５）の出力 は〉１１又は＜−１１（ライン（１４６）の状態に応じて）であり、ＯＲゲート （１４７）への入力を形成し、ライン（１４８）を通じてラッチ（１４９）にク ロックを加える。ラッチ（１４９）への入力は一定の論理〕、である。ラッチ（ １３６）への入力は一定の論理Ｏである。ラッチ（１３６）　（１４９）はＡＮ Ｄゲート（１５１）の出力であるライン（１５０）を通じてエネイブルされる。

ＡＮＤゲー）　（１５１）への入力はコンパレータ入力（１５２）　（第１１図 ）とラッチ（１４９）からの「ゲット　マツチ（ｇｅｔ　ｍａｔｃｈ）」出力（ １５３）である、ＰＲＢＧシフトレジスター（１６４）の値がＡＰＣシフトレジ スター（１８４）の値と同じでない場合、コンパレータライン（１５２）はハイ となり、「ゲットマツチ」ライン（１５３）もまたハイにセットされ、ライン（ １５０）は更にハイとなりラッチ（１４９）　（１３６）をエネイブルする。ラ ッチ（１４９）（１３６）の出力は反転及びノーマル入力としてゲート（１５４ ）に送られ、該ゲートには（１５５）のシステムクロックパルスが送られ、出力 ライン（１５６）がＯＲゲート（１５））への入力として送られる。このように エラー状態のとき、システムクロックは擬似ランダムビットゼネレータ（ＰＲＢ Ｇ）クロック（１５８）と等しい、エラーなしの状態ではライン（１３７）は論 理１に設定され、ライン（１４２）のＡＰＣクロック位相Ｔ３をエネイブル状態 にし、ＡＮＤゲート（１５９）、出力ライン（１６０）及びＯＲゲート（１５７ ）を通過させ、ライン（１４２）のＡＰＣクロックがＰＲＢＧクロック（１５８ ）をもたらす、このように、ライン（１５５）からの速やかなシステムクロック パルスが表われるエラー状態と、ＡＰＣビットがデコードされたときライン（１ ４２）のパルスによって示されたクロックパルスが表われるノーマルモードとの 間にてライン（１５８）の出力をトグルする。

第１０図は、テープ上のＡＰＣビットシーゲンスに関する一連の擬似乱数を、デ ジタル処理回路によって発生する為の擬似ランダムビット或は擬似乱数の発生回 路を示している。該回路は、テープが動く方向に従って、現時点に於けるＡＰＣ 位置の上或は下に位置するＡＰＣビットを発生する様に制御され、擬似乱数のシ ーランス内でのＡＰＣシーゲンスの位置に関するＡＰＣカウントを発生する。ラ イン（１５８）に於けるＦＲＢＧクロックパルスは、ＡＰＣアップ／ダウンカウ ンタ−（１６１）に接続されており、該カウンターは方向ライン（１０１）によ ってトグルされたある値までカウントを行なう、クロックライン（１５８）及び 方向変更ライン（１４４）はゲート（１６２）へ入力される。該ゲートはライン （１６３）を経てｎビットシフトレジスター（１６４）ヘクロックを送っている 。該シフトレジスターは、クロッキング方向が方向ライン（１０１）によって設 定され、ライン（１３２）を経てリセットされる（第９図）、該シフトレジスタ ーは入力（１６９）　（１７０）を具え、タップは中間位置（１６５）　−（１ ６８）に取られる。タップ（１６５）　（１６７）は、エクスクル−シブＯＲゲ ート（１７１）への入力を形成し、該ゲートの出力はシフトレジスター（１６４ ）へ入力（１６９）を供給する。タップ（１６６）　（１６８）はエクスクル− シブＯＲゲート（１）２）への入力を形成し、該ゲートの出力はシフトレジスタ ー（１６４）へ入力（１７０）を供給する。ここでタップ及びゲートの組合せは 、適当な擬似ランダムシーゲンスを発生する様に選定されている。タップ（１６ ６）（１７０）はセレクター（１７３）への入力を形成し、該セレクターの出力 （１７４）はライン（１３９）のマツチ方向値の状態に依存している０通常動作 ライン（１３９）に於いては、前進方向及び後退方向のテープ進行で状態が変化 するが、エラーコンディションの下では、ライン（１３９）は論Ｆ！０に維持さ れ、これによってセレクター（１７３）（１７６）は、前進方向の動きに相当す るシフトレジスター　（１６４）のタブを見る様に設定される。同様に、シフト レジスターからのタップ（１６９）　（１７５）はセレクター（１７Ｂ）への入 力を形成し、該セレクターの出力（１７７）はライン（１３９）に於けるマツチ 方向値に依存している。

セレクター（１７３）　（１７６）からの出力ライン（１７４）（１７７）のビ ットは、ＡＰＣシーケンスに於いて予想される次の前進方向或は後退方向のビッ トである。レジスター（１６４）はテープ（１）に於けるＡＰＣコード（これは エンコーダとして作動する類似のクロックドシフトレジスターによって発生され るであろう）に対するデコーダとして作動し、「振り返り（ルック　アヘッド） 」設備を提供する。

第１１図は、検出されたＡＰＣビットがどの様にして比較の為に蓄積されるかを 示している。ライン（１７４）（１７７）にて予想ＡＰＣビットは、ライン（１ ０１）の信号によって制御されるセレクター（１８２）へ送られ、その中の一つ がライン（１８１）へ出力として送られる。ライン（１７４）の前進方向のビッ ト（ビットｆ）は、ライン（１，Ｏｆ　’）がハイのとき出力となり、それ以外 はライン（１７７）の後退方向のビット（ビットｂ）が出力となる。セレクター （１８０）は不適当なＡＰＣライン（１３７）によって制御され、通常のコンデ ィションでライン（１８３）に予想ピッ）　（１８１）を送り出す、これによっ て、単−ＡＰＣビット、或は新しいＡＰＣコードを蓄積するときのリセットコン ディションの期間に於けるライン（１０８）のデコードされたビットの中のエラ ーを無視することを、デコードされたＡＰＣライン（１３７）に許容するのであ る。

検出され或はライン（１８３）にて置き換えられたＡＰＣビットは、連続的にｎ ビットシフトレジスター（１８４）へ送り出される。該シフトレジスターは、デ コードされ或は置き換えられた最後のｎのＡＰＣビット（この例ではｎ＝１１） からなるＡＰＣワードを蓄積するものである。エクスクル−シブＯＲゲート（１ ８５）はライン（１８１）にて子？！Ａ　Ｐ　Ｃビットをライン（１０８）のデ コードされたビットと比較する。もし、これらが一致すれば、ゲート（１８５） の出力（１８６）はローを維持し、不一致の場合はゲート（１８５）の出力（１ ８６）はハイとなる。ＡＰＣハーフ信号がないときは、ＡＮＤゲート（１８７） への反転入力を形成するライン（１０３）の信号はローである。ライン（１８６ ）からゲート（１８７）への入力（ｊ、予想ＡＰＣビットとデコードＡＰＣビッ トとの間にマツチ（ｍａｔｃｈ）があり、且つゲート（１８））の出力（１８８ ）がローを維持する期間中はローを維持し、他方、ライン（１８６）　（１８８ ）はハイとなって、予想ＡＰＣビットとエンコードされたＡＰＣビットとの間に ミスマツチがあることを示す、ＡＰＣハーフライン（１０３）がハイとなり、局 部状態のデコーディングからのＡＰＣビットに於ける不確実性を示しているとき は、ライン（１８８）はライン（１８６）の状態に拘わらずローを維持する。ゲ ート（１８５）にて検出されたところの、デコード及び予想ＡＰＣピッ１−に於 けるミスマツチは、後述するラッチ（２０２）を、１ビツトのエラーを示す様に 設定し、エラーカウンター（２０７）のクロッキングを開始する。

方向変更ラインに於ける反転された方向変更信号、及びライン（１９２）に於け る位相（ｐｈａｓｅ）　Ｔ　２のＡＰＣＣＬＫ信号はＡＮＤゲート（１９１）へ の入力を形成し、これによってＡＰＣクロックパルスはライン（１９０）を通過 し、このときライン（１４４）はローに設定される。

方向変更入力ライン（１４４）がローのとき、位相Ｔ２に於けるＡＰＣＣＬＫ信 号はシフトレジスター（１８４）のクロック入力（１９５）に現れる。ライン（ １８８）　（１９０）の信号は、ＡＮＤゲート（１８９）にて結合され、該ゲー トの出力ライン（２０１）は、（ｉ）ＡＰＣハーフライン（１０３）がローを維 持すること、（ｉｉ）方向変更ライン（１４４）がローを維持すること、そして （ｉｉｉ）ライン（１８６）及び（１８８）がハイとなって予想及びデコードＡ ＰＣビットが異なっていることを示すことを条件として、ＡＰＣＣＬＫ信号を搬 送する。

ＡＮＤゲート（１８９）の出力ライン（２０１）の位相Ｔ２に於けるＡＰＣＣＬ Ｋパルスは、ラッチ（２０２）へのクロック入力、及びＡＮＤゲート（２０３） への入力として現れる。ライン（２０１）のＡＰＣＣＬＫパルスの結果として、 （ａ）論理１の入力を有するラッチ（２０２）の出力（２２０）をハイに設定し 、（ｂ）アンドゲート（２０３）がライン（２２０）を通してエネイブルされた ところで無効ＡＰＣライン（１２９）へ送り出すこととなる。　′最初の誤った ＡＰＣビットが検出されたとき、エラーカウンター（２０７）はクリアされ、次 のｎＡＰＣビットのセットをカウントする。これによってトラックは、シフトレ ジスター（１８４）の中で作り上げられるシーケンスに関連して、置換されたＡ ＰＣビットに維持される。テープに方向変化が無く、そしてＡＮＤゲート（２１ ６）への反転入力を供給する方向変更ライン（１４４）がローのときは、ゲート （２１６）は、ライン（２１））によって搬送される位相Ｔ１のＡＰＣＣＬＫパ ルスを送り出し、該クロックパルスは出力ライン（２１７）によってＡＮＤゲー ト（２１３）へ搬送される。ＡＮＤゲート（２１３）の出力（２１２）は、ゲー ト（２１３）への入力（２１５）が位相Ｔ１のＡＰＣＣＬＫパルスを搬送すると き、クロックパルスを搬送する。

ＡＮＤゲート（２１３＞の入力（２１４）はラッチ（２０２）によってハイにラ ッチされることとなり、ＡＰＣビットがエラーを生じていることを示す。もし、 デコードされたＡＰＣビットがエラーを生じており或はエラーを生じていたなら ば、そして結果として生じる置換されたＡＰＣビットがシフトレジスター（１８ ４）に存在するｎＡＰＣビットの中の一つであるならば、エラーカウンター（２ ０７）は、全てのデコードされたＡＰＣビットが発生されているときに、位相Ｔ １のＡＰＣＣＬＫパルスによってクロックされることになる。もし、カウンター （２０７）へのライン（１０１）のテープ方向入力がローであるときは、カウン ター（２０７）に於けるカウントは全てのクロックパルスについて減少する。し かし、ライン（１０１）がハイのときは、カウンター（２０７）のカウントは増 加する。カウンター（２０７）のカウントがｎ或は−ｎに達したならば、出力（ ２３０）或は（２３１）はハイに設定され、これらのラインはＯＲゲート（２１ ）へ入力を供給する。

ライン（２３０）又は（２３１）の何れかがハイになったとき、ＯＲゲート（２ １０）の出力ライン（２１１）もハイに設定され、該ラインは論理１の入力をＯ Ｒゲート（２０４）へ供給し、これによって出力ライン（２１８）はハイとなり 、そしてライン（１３２）ヘリセット信号を送り出すＯＲゲート（２０４）を経 てエラーカウンター（２０７）をゼロにリセットする。従って、もしデコードさ れたＡＰＣビット、が、前進或は後退方向のテープ移動に於いて期待値とマツチ しないときは、期待ＡＰＣビットはシフトレジスタ”−（１８４）へ送られ、誤 ってデコードされたビットと置換される。そして、次のテープ移動によって、置 換ビットは、ｎ個の連続的なりロックパルスによってシフトレジスター（１８４ ）をクロックアウトせしめ、次にエラーカウンター（２０７）はゼロにリセット される。ライン（２１１）のハイ値はＯＲゲート（２２１）へ入力され、該ゲー トの出力ラインはハイとなり、ラッチ（２０２）をリセットする。（ＯＲゲート への他の入力はリセットライン（１３２）を経由する。）ラッチ（２０２）から のライン（２２０）に結果として生じるロー出力は、ライン（２１４）を経てア ントゲ−）　（２１３）へ入力され、該ゲートはこのとき位相Ｔ１のＡＰＣＣＬ Ｋパルスをカウンター（２０７）へ送ることはない、ＡＮＤゲート（２０３）は 、ライン（２２０）に於けるその入力がローとなる結果、無効になり、位相Ｔ２ のＡＰＣＣＬＫパルスは最早ライン（１２９）に流れることはない、その結果、 誤ってデコードされたＡＰＣビットは予想ＡＰＣビットと置換え可能となり、シ フトレジスター（１８４）のｎビットＡＰＣコードは、次のｎデコードＡＰＣビ ットがそれらの予想値とマツチすることを条件として、保持される。

第１の無効なＡＰＣビットの無効にＡＰＣライン（１２９）にはどんな出力も表 れない、これはラッチ（２０２）の出力（２２０）は、関連するＡＰＣクロック パルスの位相がＴ２である間口−となるからである。しかしながら、第１１図の 回路は、無効なＡＰＣフラッグをライン（１２９）に出力することによってシス テムを強制的にリセットさせ、ｎＡＰＣビットの第２のエラーを有するＡＰＣビ ットに応答させる。もし、先のエラーが検出され、代わりのＡＰＣビットがシフ トレジスター（１８４）の中にまだある場合、ラッチ（２０２）の゛出力ライン （２２０）はハイにセットされＡＮＤゲート（２０３）をエネイブルする。第２ のエラーが発生すると、ＡＮＤゲート＜２０３）への入力ライン（２０１）は再 びハイとなり無効なＡＰＣ出カシカライン２９）をハイに設定し、システムを強 制的にリセットさせる。このようにして、第１１図の回路はｎ−ビットシーケン スの中の単一のＡＰＣビットエラーから復帰することが出来、同じシーケンスの 中で第２のエラーが発生するとリセットし第９図の判断論理のリセットを生ザし ぬるのである。

（１４４）に方向の変化がないとすると、ライン（１９２）における位相Ｔ２の 入ってくるＡＰＣＣＬＫパルスはＡＮＤゲート（１９１）とライン（１９０）を 経由してシフトレジスター（１８４）のクロック入力（１９５）に送られ、ライ ン（１９６）におけるｎ−ＡＰＣの検知されたビット出力はコンパレータ（１９ ７）への入力を形成し、該コンパレータのもう１つの入力（２００）はシフトレ ジスター（１６４）の中で発生したＡＰＣコードの現在値である。コンパレータ （１５））からの出力ライン（１５２）は、デコーダ又はＰＲＢＧシフトレジス ター（１６４）の中で形成されたＡＰＣコードがレジスター（１８４）の検知さ れデコードされたＡＰＣビットのシーケンスとマツチするときにローとなり、ゲ ー）　（１５１）への入力を供給しライン（１５５）からクロックが加えられる システムとライン（１４２）からクロックが加えられるＡＰＣとの間のライン（ １５８）にてクロックパルスをトグルする。これによって、ＡＰＣデコーディン グシフトレジスター（１６４）はシステムクロックパルスによって、マツチされ るまで速やかにクロックが加えられ、その後、コンパレータ（１９７）のマツチ が維持される場合、入ってくるＡＰＣビットだけ状態を変化させる。

有効な変化が局部状態及びＡＰＣレベルの両方において、検知されると、ラッチ （６３）の状態計数出力とＡＰＣカウンター（１６１）の値は入力ボート（１１ ）を通じてマイクロプロセッサ−（１２）に送られ、ここで位置解析プログラム と組み合わされてテープ位置の位置をケーシング（６）に対して移動させ、その 位置がディスプレイＲＡ　Ｍ　（１８）を通じて液晶ディスプレイ（２３）に出 力される。

国際調査報告 ｍｓ、ｎａｌ　Ａｌｍ、ｃａＷＭ　、Ｐ　ＣＴ　／　Ｕ　Ｓ　８６　／　Ｏ２５ ５７

Claims (10)

【特許請求の範囲】
1. （１）読取り手段と、相対移動部材を具え、該相対移動部材には部材に沿って次 々と設けた交互マークのシーケンスによって位置トラックを形成しており、（ａ ）交互のマークは擬似ランダムシーケンスで異なった値を有しており、これは少 ない数の要素で構成されたシード（ｓｅｅｄ）に繰り返して作用を加えることに よって形成され、シーケンスは少なくとも前記シードのシーケンスと等しい所定 長の一群の続いたマークがシーケンス中の１箇所に現われるという特性を有し、 トラックから得たマークの読取り配列及び少なくとも前記シードと等しい長さの 配列は読取り手段と部材の絶対位置を表示しており、且つ（ｂ）前記読取り手段 は各マーク中の異なった位置に合わせて少なくとも３つのセンサーを具えており 、マークのパターンと各センサーの位置は、相対移動部材がセンサー手段に対し てその間隔分だけ変位したとき１回毎に１つのセンサーだけが変化する様に設け られ、相対移動部材に沿う交互シーケンス中で次々と生起する状況であって、デ コード論理部によって認識出来るものは、引き続く状況によって、論理値として 、どのシーケンスが続いてきたかに応じて、交互マークの１つに対応して供給さ れる変位量測定装置。
2. （２）擬似ランダムシーケンスは、フィードバックレジスターにクロックを加え ることによって得られた線形２値シーケンスの少なくとも一部分である請求の範 囲第１項の装置。
3. （３）読みとられたマークは、デコード論理部ヘの入力であって、 （ａ）少なくともシードと等しい長さを有し、読取り手段によって読取られた一 続きのマークに相当する論理値をクロック作用によって通過させる第１シフトレ ジスター手段と、 （ｂ）クロック作用を受けると擬似ランダムシーケンスを再成する第２シフトレ ジスター手段と、（ｃ）第１と第２シフトレジスターの状態について関連を検出 するコンパレータ手段と、 （ｄ）コンパレータ手段の出力に応じて、関連を検出するまで第２シフトレジス ター手段を速やかにクロックし、関連が存在する間は、マークに対応する論理値 が検出されたとき第１及び第２シフトレジスターをクロックする手段と、 （ｅ）第２シフトレジスター手段に加えられたクロツクパルスを計数するカウン ター手段と、を含んでいる請求の範囲第２項の装置。
4. （４）方向制御論理部は、読取り手段と移動部材の相対移動の方向を、前記セン サーの連続変化状態によって検出し、そして運動方向の検出に基づき、前記カウ ンター手段が計数する方向を切り替える請求の範囲第３項の装置。
5. （５）関連があるときは、第２シフトレジスターは予想される次のマークに対応 して論理値を提供し、第２コンパレータ手段は、テープから読みとったマークに 相当して受けとろうとしている論理値が予想値に一致するか否かを検出し、エラ ー処理論理部は、（ａ）関連があるときは、論理値が第１シフトレジスターヘ入 ることを許して、第１と第２シフトレジスターがクロックされる様になし、 （ｂ）関連が無いことの第１回目の表示があったときは、予想マークに対応する 論理値が第１シフトレジスターヘ送られることを許して、第１と第２シフトレジ スターがクロックされる様になし、エラーで励起されるカウンター手段が、入っ てくる論理値を閾値に達するまで計数する様になし、 （ｃ）閾値内で関連が無いことの第２回目の表示があったときは、第１と第２シ フトレジスター手段をリセットする、 請求の範囲第３項または第４項の装置。
6. （６）位置は次の部分によって形成される。即ち、２つのエンコーダトラックを 構成しているマークとスペース、 エンコーダトラックを照らしている照明手段、少なくとも３つの出力から成る局 部パターンを形成する一組の光センサー、 光センサーからの出力が供給されその出力信号を別々のチャンネルに調整するア ナログ処理手段、調整された信号を受け、最大信号レベルを減衰器を通してコン パレータ手段に送り、最大レベルに近いレベルを有す信号は論理「１」として通 過させ、それ以下のレベルの信号は論理「Ｏ」として通過させるピーク検出手段 、 ピーク検出手段からの制御信号を受けて照明手段の明るさを調節する電流源手段 、 電流源手段にパルスを生起させて照明手段からの光にパルスを付与するタイミン グと制御の論理部、タイミングと制御の論理部からクロックパルスが供給され、 光センサーの状況とデータレディ出力に対応する論理値を受ける出力ラッチ手段 、 を具えた請求の範囲第１項乃至第５項の何れかに規定する装置。
7. （７）各シーケンスの状況は２進数を表わし、且つ近くのものとは異なった状況 であって、従って隣接状況から変化したことによってマークの論理値、変化をそ の間で生起させた状況シーケンスの位置及び移動部材が移動した方向を表示して おり、デコード論理部はローカルの現在状況レジスター手段と、ローカルの最終 状況レジスター手段を具えて、該部分ヘ検出した状況を同じくなる様に供給され 、前記現在及び最終状況レジスター手段の中の値はデコーダ手段ヘ供給され、該 デコーダ手段はローカルの状況をデコードして、後続のローカル状況は正しいロ ーカル状況の変化を表わしているか否かを表示し、状況シーケンスの範囲内でイ ンデックスを表示し、移動部材の移動方向及びその移動に対応したマークを表示 する請求の範囲第１項から第６項の何れかに規定した装置。
8. （８）デコード論理部は、 （ａ）前方向及び後方向ヘの移動を読みとってシーケンスに計数し、移動部材の 方向と移動量に応じた異なった出力を形成し、 （ｂ）マークの論理値「１」と「Ｏ」の値の変化を計数し、計数値の違いに応じ て、デコードされたマークの絶対値を出力し、 （ｃ）検出したローカル状況のシーケンスにエラーが生じたときはフラッグを立 てる請求の範囲第７項の装置。
9. （９）デコーディング論理部は、ローカル状況のシーケンスが正しくデコードさ れた可能性が半分あるときはフラッグを立て、予測されるマークに対応する論理 値はフラッグを立てる様なエラーを起こさないで第１シフトレジスター手段ヘ入 ることが許される請求の範囲第８項の装置。
10. （１０）デコード論理部は、現在マーク検出中の移動部材の位置を表わしている ローカル状況計数値を提供し、それによって移動部材が読取りマークの間にある 微妙な位置を表示することが出来る請求の範囲第１項から第９項の何れかに規定 する装置。