JPS6344767A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPS6344767A JPS6344767A JP18881486A JP18881486A JPS6344767A JP S6344767 A JPS6344767 A JP S6344767A JP 18881486 A JP18881486 A JP 18881486A JP 18881486 A JP18881486 A JP 18881486A JP S6344767 A JPS6344767 A JP S6344767A
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- field effect
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果型トランジスタ（通称ＭＯ３Ｔｒ）の
ゲート電極とソース・ドレイン拡散層の構造、特にソー
ス・ドレイン２重拡散構造に関するものである。
ゲート電極とソース・ドレイン拡散層の構造、特にソー
ス・ドレイン２重拡散構造に関するものである。
第３図は従来のライトリ−ドープト ドレイン通称Ｌ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）といわれるＭＯ３Ｉ−ランジスタの断面構造を工程順
に示し、図中、１はシリコン基板、２はゲート絶縁膜、
３はゲートを稲、４はＮ−拡散層、５１．ま号イドウオ
ール、６は高濃度ソース・ドレイン拡散層である。
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）といわれるＭＯ３Ｉ−ランジスタの断面構造を工程順
に示し、図中、１はシリコン基板、２はゲート絶縁膜、
３はゲートを稲、４はＮ−拡散層、５１．ま号イドウオ
ール、６は高濃度ソース・ドレイン拡散層である。
次に製造方法について説明する。
基板１上にゲート絶縁膜２を介して例えば多結晶シ１）
、コンあるいは高融点金属のような導電材料からなる層
を形成し、これをプラズマ反応を利用した公知の方法で
選択的にエツチングし、ゲート１ｉ橿３を形成する（第
３図（ａ））。
、コンあるいは高融点金属のような導電材料からなる層
を形成し、これをプラズマ反応を利用した公知の方法で
選択的にエツチングし、ゲート１ｉ橿３を形成する（第
３図（ａ））。
次いで基板１と逆導電型の不純物をｌＸｌ０”／ｊ〜Ｉ
Ｘ １０”／ｃｄ程度の１度でイオン注入等の方法で
基板１の表面に入射させる。このとき、ゲートｔｉ３を
マスクとして自己整合的にゲート電極３の両側に、例え
ばＮ型であればＮ−の拡散層４が形成される（第３図（
ｂ））。
Ｘ １０”／ｃｄ程度の１度でイオン注入等の方法で
基板１の表面に入射させる。このとき、ゲートｔｉ３を
マスクとして自己整合的にゲート電極３の両側に、例え
ばＮ型であればＮ−の拡散層４が形成される（第３図（
ｂ））。
次いで例えばシリコン酸化膜等の絶縁膜を一定の厚さ前
面に形成した後、イオンエツチング等の方向性を有する
いわゆる異方性エツチングを全面に行って、垂直なゲー
ト電極３の側壁に、サイドウオールと呼ばれるシリコン
酸化膜５を形成する。
面に形成した後、イオンエツチング等の方向性を有する
いわゆる異方性エツチングを全面に行って、垂直なゲー
ト電極３の側壁に、サイドウオールと呼ばれるシリコン
酸化膜５を形成する。
この後、その全面に基板１と逆導電導型の不純物を高濃
度（５Ｘ１０１４／−以上）イオン注入し、高温の熱処
理を加えることによって、活性化したソース・ドレイン
拡散層６を形成する（第３図（Ｃ））ここで、高濃度ソ
ース・ドレイン拡散Ｎ６は、サイドウオール５をマスク
に自己整合的に形成されるため、上記低濃度の不純物拡
散層４のゲート電極側の端を追い越さないように形成さ
れ、その結果、２重拡散構造が得られる。この構造のＭ
ＯＳトランジスタは、ドレイン近傍での強電界を弱め、
ホットエレクトロン効果を抑制することが出来る。
度（５Ｘ１０１４／−以上）イオン注入し、高温の熱処
理を加えることによって、活性化したソース・ドレイン
拡散層６を形成する（第３図（Ｃ））ここで、高濃度ソ
ース・ドレイン拡散Ｎ６は、サイドウオール５をマスク
に自己整合的に形成されるため、上記低濃度の不純物拡
散層４のゲート電極側の端を追い越さないように形成さ
れ、その結果、２重拡散構造が得られる。この構造のＭ
ＯＳトランジスタは、ドレイン近傍での強電界を弱め、
ホットエレクトロン効果を抑制することが出来る。
従来の電界効果型トランジスタ及びその製造方法は以上
のように構成されているので、サイドウオール形成のた
めの工程が増加し、サイドウオール巾の制御が困難であ
る等の問題点があった。
のように構成されているので、サイドウオール形成のた
めの工程が増加し、サイドウオール巾の制御が困難であ
る等の問題点があった。
本発明は上記のような欠点に観みてなされたもので、２
重拡散石の形成を容易にかつ確実に行なうことができる
電界効果型トランジスタ及びその製造方法を得ることを
目的とする。
重拡散石の形成を容易にかつ確実に行なうことができる
電界効果型トランジスタ及びその製造方法を得ることを
目的とする。
本願の第１の発明にかかる電界効果型トランジ。スタは
、ソース・ドレイン拡散層を、ゲート電極に近接した低
濃度拡散層及び該低濃度拡散層より深く該ゲート電極か
らやや離れた高濃度拡散層からなる２重拡散層構造とし
たものである。
、ソース・ドレイン拡散層を、ゲート電極に近接した低
濃度拡散層及び該低濃度拡散層より深く該ゲート電極か
らやや離れた高濃度拡散層からなる２重拡散層構造とし
たものである。
本願の第２の発明にかかる電界効果型トランジスタの製
造方法は、ゲート電極を、その断面形状が逆凸字形状と
なるよう形成した後、上記ゲート電極をマスクに自己整
合的に不純物を基板に注入し、該ゲート電極に近接させ
て低濃度拡散層を形成するとともに該ゲート電極からや
や離して高ン、２度拡散層を形成し、これにより２重拡
散ソース・ドレイン層を形成するようにしたものである
。
造方法は、ゲート電極を、その断面形状が逆凸字形状と
なるよう形成した後、上記ゲート電極をマスクに自己整
合的に不純物を基板に注入し、該ゲート電極に近接させ
て低濃度拡散層を形成するとともに該ゲート電極からや
や離して高ン、２度拡散層を形成し、これにより２重拡
散ソース・ドレイン層を形成するようにしたものである
。
本願の第１の発明においては、ソース・ドレイン拡散層
を２重拡散構造としたから、ドレイン近傍での強電界を
弱め、ホットエレクトロン効果を抑制できる。
を２重拡散構造としたから、ドレイン近傍での強電界を
弱め、ホットエレクトロン効果を抑制できる。
また本願の第２の発明においては、断面逆凸字形状のゲ
ート電極を形成した後、該ゲート電極をマスクとして不
純物を注入し、２重拡散ソース・ドレインを形成するよ
うにしたから、サイドウオールなどを形成することなく
容易にかつ確実に２重拡散層を形成することができる。
ート電極を形成した後、該ゲート電極をマスクとして不
純物を注入し、２重拡散ソース・ドレインを形成するよ
うにしたから、サイドウオールなどを形成することなく
容易にかつ確実に２重拡散層を形成することができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による電界効果型トランジス
タの断面構造、を工程順に示し、図において、１はシリ
コン基板、２はデー１縁膜、３は断面逆凸字形状のゲー
ト電極であり、これは基板側部分く多結晶シリコン）３
ａと表面側部分く高融点金属）３ｂとからなる。また６
ａ、６ｂは高濃度、低濃度ソース・ドレイン領域である
。
タの断面構造、を工程順に示し、図において、１はシリ
コン基板、２はデー１縁膜、３は断面逆凸字形状のゲー
ト電極であり、これは基板側部分く多結晶シリコン）３
ａと表面側部分く高融点金属）３ｂとからなる。また６
ａ、６ｂは高濃度、低濃度ソース・ドレイン領域である
。
次に製造方法について説明する。
シリコン基板１の上にゲート絶縁膜２を形成した後、ゲ
ート電極３用材料を形成する。この材料は、例えは多結
晶シリコン３ａと高融点金属３ｂとからなる２層膜、あ
るいは膜の粒径、膜中の不純物濃度等の膜質を基板側と
表面側とで異なるようにした単一層の膜でも良い。この
ｔ極材料（多結晶シリコン３ａ、高融点金属３ｂ）に対
し、ガス組成、ガス圧、電力等の条件を最適化したプラ
ズマエツチングを施すことによって、第１図ｆａｔにみ
られるように断面逆凸字形状のゲート電極３を形成する
。
ート電極３用材料を形成する。この材料は、例えは多結
晶シリコン３ａと高融点金属３ｂとからなる２層膜、あ
るいは膜の粒径、膜中の不純物濃度等の膜質を基板側と
表面側とで異なるようにした単一層の膜でも良い。この
ｔ極材料（多結晶シリコン３ａ、高融点金属３ｂ）に対
し、ガス組成、ガス圧、電力等の条件を最適化したプラ
ズマエツチングを施すことによって、第１図ｆａｔにみ
られるように断面逆凸字形状のゲート電極３を形成する
。
この後、基板１と逆導電型の単一の不純物（基板がＰ型
である場合、例えば砒素のような元素）を高エネルギー
でイオン注入すると、ゲート電橋３ａ、３ｂ以外の領域
には注入量の全てが基板１中に注入され、またゲート電
極３のひさし状部を有する表面側部分３ｂの膜厚と注入
エネルギー量とを適当に組合わせておくことによって、
注入量の一部は上記ひさし状部分を通過さして基板に注
入される。その結果基板１中に入射された注入量の差に
応じて、表面濃度及びＰＮ接合深さの異なる低濃度拡散
層６ｂ、高儂度拡散層６ａが形成される（第１図（ｂ）
）。
である場合、例えば砒素のような元素）を高エネルギー
でイオン注入すると、ゲート電橋３ａ、３ｂ以外の領域
には注入量の全てが基板１中に注入され、またゲート電
極３のひさし状部を有する表面側部分３ｂの膜厚と注入
エネルギー量とを適当に組合わせておくことによって、
注入量の一部は上記ひさし状部分を通過さして基板に注
入される。その結果基板１中に入射された注入量の差に
応じて、表面濃度及びＰＮ接合深さの異なる低濃度拡散
層６ｂ、高儂度拡散層６ａが形成される（第１図（ｂ）
）。
このように本実施例では、ゲート電極３のひさし状部分
の巾を制御して容易に拡散層の巾を制Ｊすることにより
従来のようなサイドウオール形成等の工程を増やすこと
なく、２重ソース・ドレイン拡散構造を容易に得ること
ができる。
の巾を制御して容易に拡散層の巾を制Ｊすることにより
従来のようなサイドウオール形成等の工程を増やすこと
なく、２重ソース・ドレイン拡散構造を容易に得ること
ができる。
なお、上記実施例では単一のイオンを注入して２重拡散
層を形成する場合について述べたが、これは同一エネル
ギーに対する注入深さの異なる同型のイオン、例えば、
砒素とリンを用い、これらを適当なエネルギ一つまりリ
ンについてはその注入量の内一定量がひさし部を通過す
るようなエネルギーで全面イオン注入してもよく、この
場合も上記実施例と同様に第２図に示すような高濃度拡
散層６．低濃度拡散Ｎ４からなる２重ソース・ドレイン
層構造を得ることができる。
層を形成する場合について述べたが、これは同一エネル
ギーに対する注入深さの異なる同型のイオン、例えば、
砒素とリンを用い、これらを適当なエネルギ一つまりリ
ンについてはその注入量の内一定量がひさし部を通過す
るようなエネルギーで全面イオン注入してもよく、この
場合も上記実施例と同様に第２図に示すような高濃度拡
散層６．低濃度拡散Ｎ４からなる２重ソース・ドレイン
層構造を得ることができる。
また、本発明はＰ型あるいはＮ型いずれのＭ ０３Ｔｒ
にも適用でき、また基板上だけでなくウェハ上に形成さ
れたＭ ＯＳ Ｔ ｒにも基板上のＭＯ３Ｔｒと同様に
適用できる。
にも適用でき、また基板上だけでなくウェハ上に形成さ
れたＭ ＯＳ Ｔ ｒにも基板上のＭＯ３Ｔｒと同様に
適用できる。
また本発明はシリコン半導体以外の化合物半導体等にお
いても、２重拡散層を必要とするトランジスタあるいは
配線等に対しても適用できるのは勿論である。
いても、２重拡散層を必要とするトランジスタあるいは
配線等に対しても適用できるのは勿論である。
以上のように本願の第１の発明によれば、ソース・ドレ
イン拡散層を２重拡散構造としたので、シ日−トチャネ
ル効果あるいはホットエレクトロン効果に対する制御を
容易に行なうことができる電界効果型トランジスタを得
ることができる。
イン拡散層を２重拡散構造としたので、シ日−トチャネ
ル効果あるいはホットエレクトロン効果に対する制御を
容易に行なうことができる電界効果型トランジスタを得
ることができる。
また本願の第２の発明にかかる電界効果型トランジスタ
の製造方法によれば、断面逆凸字形状のゲート電極を形
成した後、該ゲート電極をマスクとして不純物を注入し
、２重拡散ソース・ドレインを形成するようにしたので
、２重拡散層の形成を容易にかつ確実に行なうことがで
きる。
の製造方法によれば、断面逆凸字形状のゲート電極を形
成した後、該ゲート電極をマスクとして不純物を注入し
、２重拡散ソース・ドレインを形成するようにしたので
、２重拡散層の形成を容易にかつ確実に行なうことがで
きる。
第１図は本発明の一実施例によるＭ ＯＳ Ｔ ｒの断
面構造を工程順に示す図、第２図は本発明の他の実施例
によるＭ ＯＳ Ｔ ｒの製造方法を示す図、第３図は
従来のＭＯ３Ｔｒの断面構造を工程順に示す図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
はゲート電極、４，６ｂは低濃度ソース・ドレイン拡散
層、６ａは高濃度ソース・ドレイン拡散層である。 なお図中同一符号は同−又は相当部分を示す。
面構造を工程順に示す図、第２図は本発明の他の実施例
によるＭ ＯＳ Ｔ ｒの製造方法を示す図、第３図は
従来のＭＯ３Ｔｒの断面構造を工程順に示す図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
はゲート電極、４，６ｂは低濃度ソース・ドレイン拡散
層、６ａは高濃度ソース・ドレイン拡散層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）電界効果型トランジスタにおいて、 ゲート電極両側の基板表面に該ゲート電極と近接させて
形成された低濃度拡散層と、上記ゲート電極両側の基板
表面に該ゲート電極からやや離して形成され上記低濃度
拡散層より厚い高濃度拡散層とからなる２重拡散ソース
・ドレイン層を備えたことを特徴とする電界効果型トラ
ンジスタ。 - （２）上記ゲート電極は、多結晶シリコンもしくは高融
点金属またはそのシリサイドからなる単一層構造あるい
は多結晶シリコン及び高融点金属の両者またはこれらの
シリサイドからなる二層構造であることを特徴とする特
許請求の範囲第１項記載の電界効果型トランジスタ。 - （３）上記低濃度拡散層の不純物濃度は１×１０＾１＾
２／ｃｍ＾２〜４×１０＾１＾４／ｃｍ＾２の範囲であ
り、上記高濃度拡散層の不純物濃度は５×１０＾１＾４
／ｃｍ＾２〜１×１０＾１＾４／ｃｍ＾２の範囲である
ことを特徴とする特許請求の範囲第１項または第２項記
載の電界効果型トランジスタ。 - （４）電界効果型トランジスタの製造方法において、 第１導電型の半導体基板上に薄い絶縁膜を介してその基
板側部分と表面側部分とで膜質または材料が異なるよう
ゲート電極材料を形成する第１の工程、 上記ゲート電極材料をその基板側の巾が表面側の巾より
も小さくなるようプラズマエッチングして断面略逆凸字
形状のゲート電極を形成する第２の工程、 上記断面逆凸字形状のゲート電極をマスクとして上記第
１導電型半導体基板に第２導電型不純物を自己整合的に
注入して、ゲート電極に近接させて低濃度拡散層を形成
するとともにゲート電極からやや離して高濃度拡散層を
連続的に形成し、これにより２重拡散ソース・ドレイン
層を形成する第３の工程を含むことを特徴とする電界効
果型トランジスタの製造方法。 - （５）上記第３の工程のイオン注入は単一イオンを、所
定のエネルギードーズ量で注入するものであることを特
徴とする特許請求の範囲第４項記載の電界効果型トラン
ジスタの製造方法。 - （６）上記第３の工程のイオン注入は同一導電型で注入
深さの異なる異種のイオンを注入するものであることを
特徴とする特許請求の範囲第４項記載の電界効果型トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881486A JPS6344767A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881486A JPS6344767A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344767A true JPS6344767A (ja) | 1988-02-25 |
Family
ID=16230279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18881486A Pending JPS6344767A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344767A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117274A (en) * | 1987-10-06 | 1992-05-26 | Motorola, Inc. | Merged complementary bipolar and MOS means and method |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
| JPH05501457A (ja) * | 1989-10-31 | 1993-03-18 | イー・アイ・デュポン・ドゥ・ヌムール・アンド・カンパニー | 低い熱履歴をもつ感光性材料の製造方法 |
| JPH05267324A (ja) * | 1992-03-17 | 1993-10-15 | Nec Yamagata Ltd | Ｍｏｓ型半導体装置の製造方法 |
| US5668019A (en) * | 1992-01-30 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating thin film transistor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338271A (en) * | 1976-09-21 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS54108582A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Manufacture of silicon type field effect transistor |
| JPS57153474A (en) * | 1981-03-18 | 1982-09-22 | Mitsubishi Electric Corp | Manufacture of insulation gate field effect transistor |
| JPS60124972A (ja) * | 1983-12-12 | 1985-07-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-08-12 JP JP18881486A patent/JPS6344767A/ja active Pending
Patent Citations (4)
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| JPS5338271A (en) * | 1976-09-21 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
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