JPS63314018A - Ｐｗｍ信号出力回路 - Google Patents
Ｐｗｍ信号出力回路Info
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- JPS63314018A JPS63314018A JP15067587A JP15067587A JPS63314018A JP S63314018 A JPS63314018 A JP S63314018A JP 15067587 A JP15067587 A JP 15067587A JP 15067587 A JP15067587 A JP 15067587A JP S63314018 A JPS63314018 A JP S63314018A
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- JP
- Japan
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- output
- circuit
- inverter circuit
- pwm
- pwm signal
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＰＷＭ信号出力回路に係り、特に低歪みのＰＷ
Ｍ信号出力回路に関する。
Ｍ信号出力回路に関する。
従来の技術
近年、ＰＷＭ技術は通信分野に限らずオーディオ分野に
も広く用いられるようになり、その重要性は益々高まっ
ている。第２図に従来より用いられるＰＷＭ信号出力回
路を示す（例えば、ＩＮＴＥＩＩＳＩＬ社、 ＮＥ−５
５５，アナログプロダクト総合カタログ）。
も広く用いられるようになり、その重要性は益々高まっ
ている。第２図に従来より用いられるＰＷＭ信号出力回
路を示す（例えば、ＩＮＴＥＩＩＳＩＬ社、 ＮＥ−５
５５，アナログプロダクト総合カタログ）。
この回路は、トリガ一端子Ｔ２にクロック信号を入力す
ると、変調入力端子Ｔ５より入力されるアナログ信号に
応じたクロック信号の周期のＰＷＭ信号が出力端子Ｔ３
より出力されるものである。
ると、変調入力端子Ｔ５より入力されるアナログ信号に
応じたクロック信号の周期のＰＷＭ信号が出力端子Ｔ３
より出力されるものである。
第３図は第２図に示すブロックの詳細な回路を、第４図
は同回路における出力部の等価回路を示す。第３図の回
路動作については前記総合カタログに示されており詳細
は省略するが、トランジスタＱ２３がオンオフし、トラ
ンジスタＱ２１．Ｑ２２、Ｑ２４を介して出力端子より
ＰＷＭ信号を取り出すものである。
は同回路における出力部の等価回路を示す。第３図の回
路動作については前記総合カタログに示されており詳細
は省略するが、トランジスタＱ２３がオンオフし、トラ
ンジスタＱ２１．Ｑ２２、Ｑ２４を介して出力端子より
ＰＷＭ信号を取り出すものである。
ここで、トランジスタＱ２２．Ｑ２４により構成される
出力段について述べる。トランジスタＱ２３がオンの時
はトランジスタＱ２４がオンし、トランジスタＱ２２が
オフしてローレベルを出力する。トランジスタＱ２３が
オフの時はトランジスタＱ２２がオンし、トランジスタ
Ｑ２４がオフしてハイレベルを出力する。
出力段について述べる。トランジスタＱ２３がオンの時
はトランジスタＱ２４がオンし、トランジスタＱ２２が
オフしてローレベルを出力する。トランジスタＱ２３が
オフの時はトランジスタＱ２２がオンし、トランジスタ
Ｑ２４がオフしてハイレベルを出力する。
発明が解決しようとする問題点
しかしながら上記のような構成ではハイレベル出力時は
エミッタ出力による駆動、ローレベル出力時はコレクタ
出力による駆動となり、ハイレベル出力とローレベル出
力で出力インピーダンスが異なり歪みの原因になるとい
う問題点があった。
エミッタ出力による駆動、ローレベル出力時はコレクタ
出力による駆動となり、ハイレベル出力とローレベル出
力で出力インピーダンスが異なり歪みの原因になるとい
う問題点があった。
すなわち、第４図に示す回路において、ハイレベル出力
時とローレベル出力時で出力インピーダンスＲｘの値が
変動し、負荷コンデンサＣに対する充電時定数と放電時
定数が異なることになる。つまり、第５図における斜線
で示した箇所（イ）。
時とローレベル出力時で出力インピーダンスＲｘの値が
変動し、負荷コンデンサＣに対する充電時定数と放電時
定数が異なることになる。つまり、第５図における斜線
で示した箇所（イ）。
（ロ）の面積が異なってくることとなり、入力されるパ
ルス幅と、実際に出力されるパワーの比が異なってくる
ものである。
ルス幅と、実際に出力されるパワーの比が異なってくる
ものである。
本発明は上記の問題点に鑑み、出力インピーダンスの変
動による歪みの発生しないＰＷＭ信号出力回路を提供す
るものである。
動による歪みの発生しないＰＷＭ信号出力回路を提供す
るものである。
問題点を解決するための手段
上記問題点を解決するため本発明によるＰＷＭ信号出力
回路は、ＰＷＭ回路の出力信号により制御される一対の
相補型スイッチング素子によるインバータ回路を備え、
前記インバータ回路における第一のスイッチング素子の
相互コンダクタンスと前記インバータ回路における第二
のスイッチング素子の相互コンダクタンスとがほぼ等し
くなるようにしたものである。
回路は、ＰＷＭ回路の出力信号により制御される一対の
相補型スイッチング素子によるインバータ回路を備え、
前記インバータ回路における第一のスイッチング素子の
相互コンダクタンスと前記インバータ回路における第二
のスイッチング素子の相互コンダクタンスとがほぼ等し
くなるようにしたものである。
作用
本発明は、上記のように、出力段を一対の相補型スイッ
チング素子によるインバータ回路スイッチング素子によ
り構成し、そのインバータ回路におけるスイッチング素
子のそれぞれの相互コンダクタンスが等しくなるように
したため、出力インピーダンスの変動がなくなり、歪み
の発生を抑えることができるものである。
チング素子によるインバータ回路スイッチング素子によ
り構成し、そのインバータ回路におけるスイッチング素
子のそれぞれの相互コンダクタンスが等しくなるように
したため、出力インピーダンスの変動がなくなり、歪み
の発生を抑えることができるものである。
実施例
以下図面に基づき本発明の説明を行う。
第１図は本発明によるＰＷＭ信号出力回路の一実施例を
示すものである。第１図において、ｌはＰＷＭ回路であ
り、入力されるデジタル入力に応じたパルス幅の信号を
出力する。出力はハイレベル（“１″）、ローレベル（
“Ｏ″）の２値で与えられる。２は相補型スイッチング
素子によるインバータ回路であり、ここではＴ１にＰ型
ＭＯＳトランジスタ、Ｔ２にＮ型ＭＯ８）ランジスタを
用いている。
示すものである。第１図において、ｌはＰＷＭ回路であ
り、入力されるデジタル入力に応じたパルス幅の信号を
出力する。出力はハイレベル（“１″）、ローレベル（
“Ｏ″）の２値で与えられる。２は相補型スイッチング
素子によるインバータ回路であり、ここではＴ１にＰ型
ＭＯＳトランジスタ、Ｔ２にＮ型ＭＯ８）ランジスタを
用いている。
次に第１図に示す本実施例の動作について説明する。デ
ジタル入力がＰＷＭ回路１によりＰＷＭ信号に変換され
インバータ回路２へ与えられる。
ジタル入力がＰＷＭ回路１によりＰＷＭ信号に変換され
インバータ回路２へ与えられる。
ＰＷＭ回路１の出力は“１”、“０”の２値であるので
、その出力が“１”の時にはインバータ回路２において
Ｎ型ＭＯＳトランジスタＴ２がオンし、Ｐ型ＭＯＳ）ラ
ンジスタＴ１がオフする。このため、インバータ回路２
０入力が“１”の時の出力インピーダンスはＮ型Ｍｏｓ
トランジスタＴ２の相互コンダクタンスによって決まる
値になる。
、その出力が“１”の時にはインバータ回路２において
Ｎ型ＭＯＳトランジスタＴ２がオンし、Ｐ型ＭＯＳ）ラ
ンジスタＴ１がオフする。このため、インバータ回路２
０入力が“１”の時の出力インピーダンスはＮ型Ｍｏｓ
トランジスタＴ２の相互コンダクタンスによって決まる
値になる。
また、ＰＷＭ回路１の出力が“０”の時はインバータ回
路２において、Ｎ型ＭＯｓトランジスタＴ２はオフし、
Ｐ型ＭｏｓトランジスタＴ１がオンする。このため、こ
の時の出力インピーダンスは、Ｐ型ＭＯＳトランジスタ
Ｔ１の相互コンダクタンスによって決まる値になる。今
、これらＮ型ＭＯＳトランジスタＴ２とＰ型ＭＯ８トラ
ンジスタＴ１の相互コンダクタンスを等しくしであるの
で、インバータ回路２の出力はＰＷＭ回路１の出力によ
ってそのインピーダンスを変化させることなく動作し、
従来例にて述べたような出力インピーダンスの変化によ
る歪みは発生しない。
路２において、Ｎ型ＭＯｓトランジスタＴ２はオフし、
Ｐ型ＭｏｓトランジスタＴ１がオンする。このため、こ
の時の出力インピーダンスは、Ｐ型ＭＯＳトランジスタ
Ｔ１の相互コンダクタンスによって決まる値になる。今
、これらＮ型ＭＯＳトランジスタＴ２とＰ型ＭＯ８トラ
ンジスタＴ１の相互コンダクタンスを等しくしであるの
で、インバータ回路２の出力はＰＷＭ回路１の出力によ
ってそのインピーダンスを変化させることなく動作し、
従来例にて述べたような出力インピーダンスの変化によ
る歪みは発生しない。
すなわち、第４図においてハイレベル出力時とローレベ
ル出力時で出力インピーダンスＲｘの値が一定となる。
ル出力時で出力インピーダンスＲｘの値が一定となる。
従って、第５図において示された斜線の箇所（イ）、（
ロ）の面積が等しくなり、入力されたパルス幅と出力さ
れるパワーとが比例関係になり、歪みの発生が抑えられ
る。
ロ）の面積が等しくなり、入力されたパルス幅と出力さ
れるパワーとが比例関係になり、歪みの発生が抑えられ
る。
なお１本実施例においては、スイッチング素子としてＭ
ｏＳトランジスタを用いたが、接合型ＦＥＴ （ＪＦＥ
Ｔ）であってもよいことは言うまでもなく、他のトラン
ジスタであっても、相互コンダクタンスが双方で揃って
いればよいものである。
ｏＳトランジスタを用いたが、接合型ＦＥＴ （ＪＦＥ
Ｔ）であってもよいことは言うまでもなく、他のトラン
ジスタであっても、相互コンダクタンスが双方で揃って
いればよいものである。
発明の効果
以上述べたように、本発明は、ＰＷＭ回路の出力信号に
より制御される一対の相補型スイッチング素子によるイ
ンバータ回路を備え、前記インバータ回路における第一
のスイッチング素子の相互コンダクタンスと前記インバ
ータ回路における第二のスイッチング素子の相互コンダ
クタンスとがほぼ等しくなるようにしたことにより、出
力インピーダンスの変動がなくなり、これに起因する歪
みの発生が抑えられるという優れた効果を有するもので
ある。
より制御される一対の相補型スイッチング素子によるイ
ンバータ回路を備え、前記インバータ回路における第一
のスイッチング素子の相互コンダクタンスと前記インバ
ータ回路における第二のスイッチング素子の相互コンダ
クタンスとがほぼ等しくなるようにしたことにより、出
力インピーダンスの変動がなくなり、これに起因する歪
みの発生が抑えられるという優れた効果を有するもので
ある。
第１図は本発明によるＰＷＭ信号出力回路の一実施例を
示すブロック図、第２図は従来のＰＷＭ信号出力回路を
示すブロック図、第３図は第２図に示すブロックの詳細
な回路図、第４図はＰＷＭ信号出力回路における出力部
の等価回路図、第５図は第４図に示す回路図の出力波形
図である。 １・・・・・・ＰＷＭ回路、２・・・・・・インバータ
回路、Ｔ・・・・・・Ｐ型ＭＯＳトランジスタ、Ｔ２・
・・・・・Ｎ型ＭＯＳトランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名１−ｍ−〜
ＩＬＪ／ 第２図 第３図 に 第５図
示すブロック図、第２図は従来のＰＷＭ信号出力回路を
示すブロック図、第３図は第２図に示すブロックの詳細
な回路図、第４図はＰＷＭ信号出力回路における出力部
の等価回路図、第５図は第４図に示す回路図の出力波形
図である。 １・・・・・・ＰＷＭ回路、２・・・・・・インバータ
回路、Ｔ・・・・・・Ｐ型ＭＯＳトランジスタ、Ｔ２・
・・・・・Ｎ型ＭＯＳトランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名１−ｍ−〜
ＩＬＪ／ 第２図 第３図 に 第５図
Claims (2)
- （１）ＰＷＭ回路の出力信号により制御される一対の相
補型スイッチング素子によるインバータ回路を備え、前
記インバータ回路における第一のスイッチング素子の相
互コンダクタンスと前記インバータ回路における第二の
スイッチング素子の相互コンダクタンスとがほぼ等しく
なるようにし、前記インバータ出力をＰＷＭ信号出力と
したことを特徴とするＰＷＭ信号出力回路。 - （２）一対の相補型スイッチング素子によるインバータ
回路が相補型ＭＯＳトランジスタにより構成されている
ことを特徴とする特許請求の範囲第（１）項記載のＰＷ
Ｍ信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15067587A JPS63314018A (ja) | 1987-06-17 | 1987-06-17 | Ｐｗｍ信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15067587A JPS63314018A (ja) | 1987-06-17 | 1987-06-17 | Ｐｗｍ信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63314018A true JPS63314018A (ja) | 1988-12-22 |
Family
ID=15502015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15067587A Pending JPS63314018A (ja) | 1987-06-17 | 1987-06-17 | Ｐｗｍ信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63314018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012086459A1 (ja) * | 2010-12-22 | 2012-06-28 | マイクロスペース株式会社 | モータ駆動制御装置 |
| US9120531B2 (en) | 2010-12-22 | 2015-09-01 | Microspace Corporation | Motor driving control apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123A (ja) * | 1985-03-18 | 1987-01-06 | Nec Corp | パルス幅変換回路 |
-
1987
- 1987-06-17 JP JP15067587A patent/JPS63314018A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123A (ja) * | 1985-03-18 | 1987-01-06 | Nec Corp | パルス幅変換回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012086459A1 (ja) * | 2010-12-22 | 2012-06-28 | マイクロスペース株式会社 | モータ駆動制御装置 |
| CN103270693A (zh) * | 2010-12-22 | 2013-08-28 | 微空间株式会社 | 电动机驱动控制装置 |
| US9120531B2 (en) | 2010-12-22 | 2015-09-01 | Microspace Corporation | Motor driving control apparatus |
| US9162730B2 (en) | 2010-12-22 | 2015-10-20 | Microspace Corporation | Motor driving control apparatus |
| CN103270693B (zh) * | 2010-12-22 | 2017-02-08 | 微空间株式会社 | 电动机驱动控制装置 |
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