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JPS6331220A - ダイナミツク再構成アレ−論理装置 - Google Patents

ダイナミツク再構成アレ−論理装置

Info

Publication number
JPS6331220A
JPS6331220A JP62177393A JP17739387A JPS6331220A JP S6331220 A JPS6331220 A JP S6331220A JP 62177393 A JP62177393 A JP 62177393A JP 17739387 A JP17739387 A JP 17739387A JP S6331220 A JPS6331220 A JP S6331220A
Authority
JP
Japan
Prior art keywords
array
logic
programmable logic
ram
dynamically reconfigurable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62177393A
Other languages
English (en)
Inventor
マシユー　ダブリユ．ヘンリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honeywell Inc
Original Assignee
Honeywell Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell Inc filed Critical Honeywell Inc
Publication of JPS6331220A publication Critical patent/JPS6331220A/ja
Pending legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17752—Structural details of configuration resources for hot reconfiguration
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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories

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  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明はデータ処理装置、特に情報の直接記憶アクセス
（ＤＭＡ）制御装置と結合したＲＡＭセルに基〈プログ
ラム可能なダイナミック再構成可能論理アレーに関する
ものである。
（ロ）発明の背景 通常のプログラム可能論理装置は、選択可能な入力を有
する論理ゲートのアレーを利用している。例えば、２０
ビン・プログラム可能論理装置は多数の３２人カアンド
ゲートを含んでいる。３２人力は一般に論理入力の真お
よび偽と、出力からのあるフィードバック信号を含んで
いる。これらのＡＮＤゲートはＯＲゲートアレーまたは
ＮＯＲゲートアレーにその出力を送る。したがって、所
望の論理機能を同類の積の和型に分割すると、ＡＮＤ・
ゲートおよび０几ゲート（ＮＯＲ）ゲートに対する適正
な入力のみを選択することによって実現される。はとん
どのプログラム可能論理装置においては、ＡＮＤおよび
ＯＲ（ＮＯＲ）ゲート間の接続が固定されていて、いく
つかのプログラム可能論理装置の柔軟性を犠牲にしなが
ら、前記論理装置の複雑さをより妥当なレベルで維持し
ている。
典形的には、アレー中の論理素子間の相互接続は不揮発
性メモリセル（ＥＰ几ＯＭまたはＥＥＰＲＯＭ）　　を
介して行なわれる。したがって、−度装置に対する論理
機能が決定されてしまうと、それがプログラムされシス
テム中にとり入れられる。その時点で、装置の論理的な
機能が固定される。前記論理機能が全体的にプログラム
されることは不可能であるか、再プログラムされるシス
テムから除かれなければならない。
先の説明は、本発明の装置に存在する周知の制限を示し
ている。したがって、前述の１つ以上の制限を克服する
のに向けられた代替を与えるのに有利なことは明らかで
ある。したがって、適正な代替が下記に述べる特徴を含
むよう提供される。
（ハ）　発明の概要 本発明の１つの特徴においては、ビットアレーを含んで
いるＦｔＡＭプログラム可能論理アレーが、ダイナミッ
ク的に再構成されることによって行なわれ、各ビットは
論理素子間の回路接続を有している。入力／出力手段（
Ｉｌｏ）は、置数した出力の論理的な選択のために結合
される。
第１のレジスタがデータおよび高レベル命令を受ける。
シーケンサがアドレスを発生し、タイミング装置は読出
／書込（Ｒ／Ｗ）ス）ｏ−ブを発し、第２のレジスタが
第１および第２のモードで出力を監視する。
上記および他の特徴は、添伺図面を参照して下記の発明
の詳細な説明から明らかになろう。
に）実施例 本発明によるダイナミック再構成可能アレー論理回路（
ＤＲＡＬ　）は、この新規な能力すなわち実時間のイン
システム論理再構成をＭするプログラム可能論理装置を
提供する。この融通性を達成させるだめの要点のうちの
１つは、ＲＡＭセルを使用して、各接続点での接続／未
接続状態すなわち装置中の論理回路を命令する。このプ
ログラム可能な論理装置は、システム内で部分的にオー
トノマスであり、ＤＭＡ制御装置を介し多数の論理プロ
グラムのいずれをも不揮発性メモリからそれ自身へダウ
ンロードすることができる。しかしながら、これはシス
テムごとに異なる。ＣＰＵ　（中央処理装置）のインタ
ーフェイスによって、上位演算処理装置は前記装置内の
論理接続に対する情報をＲＡＭに書き込むだけでいずれ
の前記接続を変えることもできる。更に、前記本発明に
よるＤＲＡＬは、“新規の論理パターンを不揮発性メモ
リのアドレスｙから始まるＸ個の論理回路にダウンロー
ドせよ”というような簡単な高レベル命令を受けること
ができる。
全体として、これらの能力により、前記ＤＲＡＬはシス
テム外のプログラム可能論理装置が提供できない多くの
機能をシステム内で実行できるようになる。そのような
実時間再構成論理装置への応用例には、多重処理、メモ
リ管理、耐故障ハードウェア、人工知能、時分割論理お
よび回路開発のために行なわれる既存のプログラム可能
論理装置のエミュレーションなどが含まれる。前記ＤＲ
ＡＬは、該■）几ＡＬが実時間で適合するように配置さ
れたシステムを可能にすると共に、一対のハードウェア
をはるかに汎用性のあるものにした。前記ハードウェア
は、完全にソフトウェアに変更可能なハードウェアであ
る。
第１図の説明をする。同図にけ、ＤＲＡＴ、　１０のブ
ロック図が示しである。ＲＡＭプログラム可能論理アレ
ー１２は、約２，０００個のＲＡＭビットを有するアレ
ーから成り、該ＲＡＭビットの各々は、論理素子間の論
理回路接続に相等する。第２図には、ＲＡＭ論理回路（
ヒユーズ）の実施例が示しである。同図は、単に標準的
論理装置としての論理回路機能を表わしたものである。
いずれの複雑な実施例においても、超ＬＳＩ構成の利点
を利用して各論理回路が必要とする構成部分を最小化す
ることが望ましい。ある特定の論理回路２１への接続は
入力１１で１の数を書き込むことによって行なわれるが
、該論理回路旧には二安定装［１３と王状態インバータ
１５とが備えられており、ＮＡＮＤゲート１７の出力が
線１９の論理入力００反対極性となるようにしている（
このことは、論理プログラムを生成する際に考慮しなけ
ればならない）。論理人力０が論理回路２１に書込まれ
ることによシ接続が禁止され、ＮＡＮＤゲート１７の出
力が高レベルになる。従って、論理回路２１への論理人
力０は、積項のＡＮＤゲート２５の論理出力に何らの制
御作用も及ぼさない。回路を更に複雑化し、別のＲＡＭ
論理回路アレーを利用してＡＮＤおよびＯＲ，（ＮＯＩ
（）間の相互接続を選択し、前記り几ＡＬを完全なプロ
グラム可能論理アレー（ＰＬＡ）にするととも可能であ
る。該ＤＲＡＬのＲＡＭセル１２と従来のＲＡＭセルと
の主な違いは、後者の場合そのセルがアドレスされた時
だけその出力を利用できるという点にあることに留意さ
れたい。
複数の入／出力マクロセル１４によって、レジスタされ
た出力、組合わせ出力、または二方向性動作の論理選択
が可能となる。これらの構成は、マルチプレクサで決定
されると共に、Ｒ，ＡＭ　　プログラム可能でもある。
とのよりな入／出力構成は、既存のプログラム可能論理
装置に広く利用されている。
ＤＨ，ＡＬ　１０と他の装置間のデータ転送は、８ビツ
トのバスを介して行なわれる。ＤＲＡＬ　１゜において
は、それに対してホストＣＰＵ（図示せず）が高レベル
命令を発生する命令レジスタ１６と、論理回路がバイト
で編成されているＲＡＭプログラム可能論理アレー１２
と、およびＤＲＡＬｌｏとその論理メモリ間のオートノ
マスＤＭＡ転送用アドレスを発生する一対のアップ／ダ
ウンカウンタから成るアドレスシーケンサ１８とにデー
タが転送される。タイミング制御装置２０によって、ロ
ーカルメモリに対し適切な几／Ｗ（書込み／読出し）ス
トローブ２２が発生され、ＤＭＡ転送が編成される。前
記Ｒ／Ｗストローブ２２およびアドレスバス２４は共に
二方向性であり、それ自体とＤ几ＡＬ１０との処理中の
処理装置がそれらを制御できるようにしている。
割込み／テストレジスタ２６は二つの態様で作動するが
、そのいずれにおいてもその間ＤＲＡＬ　１ｏの出力を
監視する。すなわち、一方のモードでは、上位演算処理
装置により、割込みコードと、開始割込みアドレスと、
およびアドレスオフセットとがＤＲＡＬ　１０に書込ま
れる。
前記割込み／テストレジスタは、次いで比較器として機
能し、ＤＲＡＬ　１０の出力状態と割込みコードとの整
合を監視する。整合が発生すると、前記開始割込みアド
レスがアドレスシーケンサ１８の二つのカウンタに負荷
され、次いでＤＲＡＬ　１０がＤＭＡを利用して新規の
論理プログラムを開始割込みアドレスから最終割込みア
ドレスにダウンロードし始める。この機能によシＤＲＡ
Ｉ、１ｏは、上位演算処理装置の予測した出力条件に基
づきそれ自体の論理を自動的に変えることができる。も
う一方のモードでは、割込み／テストレジスタ２６によ
り各規定された時間間隔中ＤＲＡＬ　１ｏの出力がロー
ドされ、自身のオフロードＲＡＭに対して値が書込まれ
る。この追跡機能によって、ＣＰＵは後はど前記ＲＡＭ
を読出し、ＤＲＡＬ　１０の正確な動作を評価／確認す
ることができる。前記割込み／テストレジスタ２６は、
試験用にデータを逐次転送することができる。
第５図には、ＤＲ，ＡＬ　１０を利用した典型的なシス
テム構成が図示されている。この構成の場合、Ｄ几ＡＬ
１０は三状態ラッチ２８およびトランシーバ３０によっ
て主演算処理装置から隔絶されている。ＤＲＡＬ　１０
用論理回路マツプを有する不揮発性プログラムメモリ６
２のバンクは、そのローカルアドレスバスおよびローカ
ルデータバス３６．３８上に夫々なければならない。
ＤＲＡＬ　１０からの追跡データを記録する必要がある
場合、ＲＡＭ３４の任意のバンクを前記ローカルバス上
に設けてもよい。ＣＰＵがＤＲＡＬ　１゜を選択できる
ようにアドレスデコーダ３７も備える必要があるが、該
デコーダはいずれのマイクロプロセッサにも入／出力装
置として見受けられるものである。
パワーアップに際し、ＤＲＡＬ　１０はそのシステムの
入／出力（三状態ラッチ）をオフにし、デフォルト論理
マツプを不揮発性メモリ３２からそれ自身の論理回路マ
ツプに自動的にダウンロードする。２０ピンＰＬＡ　（
プログラム論理アレー）と同じ論理構成の場合、前記マ
ツプは通常２０５６個の論理回路と、および入力ラッチ
３９ならびに入／出力マクロセル１４（再び第１図を参
照）を構成する５２個の論理回路とから成る。８ビツト
のデータバスの場合、完全に論理回路マツプをダウンロ
ードするにはデータ転送を２６０回行なわなければなら
ない。前記論理回路マツプのダウンロードが完全な場合
、Ｄ几ＡＬ１０はそのシステムの入／出力をオンにし、
次いでその該システムにおける動作を開始する。
操作中、論理プログラムを変えなければならないような
場合、上位ＣＰＵは二通りの態様でそれを行なうが、い
ずれの場合にも前記処理装置はＤＨ，ＡＬｌ　０内のコ
マンドレジスタ１６へ書込みを行なわなければならない
。通常は、システムデコーダがＤＲＡＬ　ｉ　ｏに対し
てバス要求信号を発生し、次いでＤＲＡＬ　１ｏのノ（
ス承認信号によって、ラッチ２８と、およびトランシー
ツ匂０とが作動されるが、該トランシーバ５０は、ＤＲ
ＡＬ　１０　内のコマンドレジスタ１６、または該ＤＩ
’ｔＡＬのローカルバスを介してＥ’ＬｋＭ５４、もし
くはＦＲＯＭ３２にアクセスするように接続されている
。第４図に図示の如く、５つのコマンド型式がサポート
されている。すなわち、１）次の指定アドレスでＲＡＭ
アレー内の８個の論理回路に関する読出しまたは書込を
行なうこと、２）ＲＡＭアレーアドレスＹ２および不揮
発性メモリアドレスＹ１から始まるＸ個のヒユーズ語（
８ビツト）を再びロードすること、３）不揮発性メモリ
アドレスＹで開始するＤＲＡＬ　１０を再び初期化する
こと、４）タイミングインタバル２でＸ個の出力バイト
を追跡し、それらをアドレスＹで開始するＲＡＭに書込
むことと、および５）割込みが発生した場合に割込み状
態人に対する出力を監視し、ＲＡＭアレーアドレスＹ２
ならびに不揮発性メモリアドレス￥１で始まるＸ個のヒ
ユーズ語を再びロードすること、の五つのコマンド型式
がサポートされている。
前記第１のコマンド型式を受信すると制御装置４０（第
１図参照）は、ＤＲＡＬ　１０が師・Ｍプログラム可能
論理アレー１２に対する上位演算処理装置アドレスを受
信するようにする。前記処理装置が次にＤＲＡＬ　１０
にアクセスした時、該ＤＲＡＬ１０は、アレー内の論理
回路の読出し、または書込みのいずれかを行ない、その
データストローブおよび読出し／書込み（Ｒ／Ｗ）線を
利用してＤＲＡＬ　１ｏの読出し／書込み線を制御する
必要がある。前記装置内のいずれの論理回路に書込みを
行なっている間も、ＤＲＡＬ　１０はシステムに対する
その入／出力を隔絶し、その出力上に準安定論理条件が
発生しないようにする。システム信号は、書込みサイク
ルが完了すると自動的にオンになる。１）ＲＡＬ　１０
のヒユーズマツプに対する読出しサイクルは、システム
の入／出力を干渉せずに完了させることができる。
前記第２または第５型式のコマンドを受信すると制御装
置４０は、アドレスシーケンサ１８が前記処理装置から
２８０Ｍ３２の開始アドレスに対するデータを受信する
ようにし、第２型式の命令の場合には几ＡＭ　ＡＩＩＡ
Ｙ開始アドレスおよびアドレスオフセットに対するデー
タも受信するようにする。これらの情報は、連続的書込
みサイクルによりＣＰＵからＤＲＡＬ　１０に送られる
。全アドレス情報が受信されると、ＤＲＡＬＩＯによっ
て不揮発性メモリ３２からプログラム可能ＲＡＭ論理ア
レー１２へのＤＭＡ転送が開始される。そのようなりＭ
Ａが転送されている間、前記ＤＲＡＬ　ｆ　Ｏはそのシ
ステムの入／出力をオフにし、別個のＢＵＯＹ信号をオ
ンにする。このＢＵ８Ｙ信号は、ＤＲＡＬ　１０が一時
的にオフになったことをシステムに知らせるのに利用し
てもよい。ひとたび全ＤＭＡのダウンロードが完了する
と、ＤＲＡＬｌｏはその新規の論理ヒユーズマツプを利
用してシステムで作動し続ける。
第４のコマンド型式は、どのような間隔で出力をサンプ
ルするかを述べたバイトと、および追跡回数ならびにＲ
ＡＭ３４の開始追跡アドレスを述べたデータ語とを伴な
わなければならない。
この情報はまた、ＣＰＵからの連続的書込みサイクル形
式のコマンドも伴なわなければならない。
いずれの追跡動作中も、ＤＲＡＬ　１０は、そのバスが
使用中であることをシステムに知らせる。
追跡動作が完了すると、上位演算処理装置はＤＲＡＬ　
１０のローカルバスを介してＲＡＭ３４から前記追跡デ
ータを読出すことができる。
前記システム処理装置とＤＲＡＬ１０間のデータ転送は
全て、バスリクエスト、バス承認、チップセレクト、読
出しおよび書込みの各信号で制御される。バスリクエス
ト信号は、各命令信号に先立ちＣＰＵによって発生され
なければならない。ＤＲＡＬ　１０からのバス承認信号
は、アクセスサイクルを完了するためにチップセレクト
信号、アドレス信号、および読出しならびに書込み信号
を待っていることをＣＰＵに知らせる。
ＤＲＡＬｌｏに命令が書込まれる場合は、その命令を伴
々わなければならないデータが全て書込まれるまでＤＲ
ＡＬ　１０はバスを承認し続ける。
バスリクエスト信号がＤＲＡＬｌｏ、ローカルＲＡＭ５
４、またはＰＲＯＭ３２へのアクセスに利用される場合
、バス承認信号は、バスリクエスト信号が除去されると
すぐに終了する。第４図は、ＣＰＵがＤＲＡＬｌｏ、ま
たはそのローカルバス上の成分へアクセス中に行なわな
ければならない該ＣＰＵの動作の流れを上記四つの命令
型式に対するデータ指定と共に図示したものである。
ＤＲＡＬ　１０のアドレス空間は少なくとも２にバイト
（１１本のアドレス線）でなければならないが、それに
よって前記ＤＲＡＬは完全な論理プロ夛ラムを７つまで
オートノマスにダウンロードできるようになる。ＤＲＡ
Ｌ　１０が不揮発性メモリ３２内の論理プログラムの部
分を混合したシ、整合したりすることも可能なので、Ｐ
ＲＯＭ３２の２にバイトから得られる論理の組合せはほ
ぼ無限に考えられる。
上記説明は、回路的なリンクまたはＥＰＲＯＭ（消去可
能なプログラム可能専用記憶装置）セルではなく、知脳
ＤＭ人制御装置と接続す・るＲＡＭセルに基づくプログ
ラム可能論理アレーについて述べたものである。前記装
置で実現される論理回路は、システム内において実時間
で再度プログラム可能である。ＣＰＵが個々の論理項を
変えるか、またはＤＭＡ制御装置が前記不揮発性メモリ
から論理プログラムをダウンロードしてもよい。このこ
とによって、ＣＰＵが知らせた要求に基づくいくつかの
システムの目的に合う適合論理ブロックが生ずる。本発
明によってその論理回路は、論理的相互接続を指定する
新規の論理回路パターンを急速にダウンロードするだけ
で多くの機能を有するようになる。プログラム可能なデ
コーダとして、または適応状態マシンとしても作動し、
ある状態への移行に基づくそれ自身の論理変化を指定す
ることができる。結果として、単一の論理ブロックによ
りシステムにおける多重、時分割機能を実行することが
できる。前記装置は、適応信号処理システムまたは適応
制御システムに対する精巧な制御装置として本作動する
ととができる。理想的には、単一のチップ上に組立てら
れ、２００マイクロ秒以下でそれ自体を完全に再ロード
する程十分に高速であることが望ましい。
【図面の簡単な説明】
第１図は本発明によるダイナミック再構成アレー論理装
置のブロック図、第２図は標準的論理装置によるＲＡＭ
論理回路の実施例を示すブロック図、第５図は前記第１
図のダイナミック再構成アレー論理装置を利用した代表
的システムの実施例を示すブロック図、かつ第４図は関
連する中央処理装置（ＣＰＵ）の動作の流れを示すブロ
ック図である。 図中、１０はダイナミック再構成アレー論理装置、１２
はＲＡＭプログラム可能論理アレー、１５は二安定装置
、１４は入／出力マクロセル、１５は三状態インバータ
、１６はコマンドレジスタ、１７はＮＡＮＤゲート、１
８はアドレスシーケンサ、２０はタイミング制御見、２
１は論理回路、２２はＲＥＡＤ／ＷＲＩＴＥスト算−ブ
、２３はＡＮＤゲート、２４はアドレスバス、２６は割
込み／テストレジスタ、２８は三状態ラッチ、５０はト
ランシーバ、５２は不揮発性プログラムメモリ（ＦＲＯ
Ｍ）、５４はＲＡＭ、　　３６はローカルアドレスバス
、５７はアドレスデコーダ、５８はローカルデータバス
、５９は入力ラッチ、を夫々示す。

Claims (12)

    【特許請求の範囲】
  1. （１）ダイナミック再構成アレー論理装置において、前
    記装置は夫々が論理素子間の論理回路接続を構成するビ
    ットのアレーで構成されたＲＡＭプログラム可能論理ア
    レーと、該ＲＡＭプログラム可能論理アレーに接続され
    、レジスタされた出力の論理選択を行なう入／出力手段
    と、前記ＲＡＭプログラム可能論理アレーに接続され、
    データならびに高レベル命令を受信する第１のレジスタ
    手段と、前記ＲＡＭプログラム可能論理アレーに接続さ
    れ、アドレスを発生するシーケンサ手段と、前記ＲＡＭ
    プログラム可能論理アレーに接続され、読出しならびに
    書込みストローブを発生するタイミング手段と、および
    前記ＲＡＭプログラム可能論理アレーに接続され、第１
    のモードならびに第２のモード双方の出力を監視する第
    ２のレジスタ手段とを備えていることを特徴とする上記
    ダイナミック再構成アレー論理装置。
  2. （２）特許請求の範囲第１項記載の装置において、前記
    シーケンサ手段は一対のアップ／ダウンカウンタを備え
    ていることを特徴とする上記ダイナミック再構成アレー
    論理装置。
  3. （３）特許請求の範囲第１項記載の装置において、前記
    タイミング手段はＤＭＡの転送を制御することを特徴と
    する上記ダイナミック再構成アレー論理装置。
  4. （４）特許請求の範囲第１項記載の装置において、前記
    第２のレジスタ手段は割込み／テストレジスタを備えて
    いることを特徴とする上記ダイナミック再構成アレー論
    理装置。
  5. （５）特許請求の範囲第２項記載の装置において、前記
    第１のモード中前記第２のレジスタ手段によつて前記シ
    ーケンサ手段のカウンタにアドレスがロードされること
    を特徴とする上記ダイナミック再構成アレー論理装置。
  6. （６）ダイナミック再構成アレー論理装置において、前
    記装置は夫々が論理素子間の論理回路接続を構成するビ
    ットのアレーで構成されたＲＡＭプログラム可能論理ア
    レーと、該ＲＡＭプログラム可能論理アレーに接続され
    、レジスタされた出力の論理選択を行なう入／出力手段
    と、前記ＲＡＭプログラム可能論理アレーに接続され、
    データならびに高レベル命令を受信する第１のレジスタ
    手段と、前記ＲＡＭプログラム可能論理アレーに接続さ
    れる一対のアップ／ダウンカウンタと、前記ＲＡＭプロ
    グラム可能論理アレーに接続され、読出しストローブな
    らびに書込みストローブを発生するタイミング手段と、
    および前記ＲＡＭプログラム可能論理アレーに接続され
    、第１のモードでは比較器として作動し、かつ第２のモ
    ードでは指定された時間間隔中出力をロードするように
    作動する第２のレジスタ手段とを備えていることを特徴
    とする上記ダイナミック再構成アレー論理装置。
  7. （７）特許請求の範囲第６項記載の装置において、前記
    第１のモード中前記第２のレジスタ手段によつて前記カ
    ウンタにアドレスがロードされることを特徴とする上記
    ダイナミック再構成アレー論理装置。
  8. （８）特許請求の範囲第６項記載の装置において、前記
    タイミング手段はＤＭＡの転送を制御することを特徴と
    する上記ダイナミック再構成アレー論理装置。
  9. （９）特許請求の範囲第６項記載の装置において、前記
    第２のレジスタ手段は出力を監視することを特徴とする
    上記ダイナミック再構成アレー論理装置。
  10. （１０）ダイナミック再構成アレー論理装置において、
    前記装置は夫々が論理素子間の回路接続を構成するビッ
    トのアレーで構成されたプログラム可能論理アレーと、
    該ＲＡＭプログラム可能論理アレーに接続され、レジス
    タされた出力の論理選択を行なう入／出力手段と、前記
    ＲＡＭプログラム可能な論理アレーに接続され、データ
    ならびに高レベル命令を受信する第１のレジスタ手段と
    、一対のアップ／ダウンカウンタを備え、前記ＲＡＭプ
    ログラム可能論理アレーに接続されてアドレスを発生す
    るシーケンサ手段と、前記ＲＡＭプログラム可能論理ア
    レーに接続され、ＤＭＡの転送を制御すると共に読出し
    ストローブならびに書込みストローブを発生するタイミ
    ング手段と、および前記ＲＡＭプログラム可能論理アレ
    ーに接続され、第１のモードでは比較器として機能し、
    かつ第２のモードでは指定された時間間隔中出力をロー
    ドするように機能する第２のレジスタ手段とによつて構
    成されていることを特徴とする上記ダイナミック再構成
    アレー論理装置。
  11. （１１）特許請求の範囲第１０項記載の装置において、
    前記ＲＡＭプログラム可能論理アレーは三状態ラッチな
    らびにトランシーバと接続することを特徴とする上記ダ
    イナミック再構成アレー論理装置。
  12. （１２）特許請求の範囲第１１項記載の装置において、
    前記ＲＡＭプログラム可能論理アレーはローカルデータ
    バスならびにローカルアドレスバスを介してＰＲＯＭお
    よびＲＡＭに接続することを特徴とする上記ダイナミッ
    ク再構成アレー論理装置。
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