JPS63308944A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63308944A JPS63308944A JP62144011A JP14401187A JPS63308944A JP S63308944 A JPS63308944 A JP S63308944A JP 62144011 A JP62144011 A JP 62144011A JP 14401187 A JP14401187 A JP 14401187A JP S63308944 A JPS63308944 A JP S63308944A
- Authority
- JP
- Japan
- Prior art keywords
- bottom plate
- heat dissipating
- ceramic substrate
- heat dissipation
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔４既 要〕
セラミック基板にロー付けした放熱用底板にチップを搭
載した半導体装置であって、該放熱用底板のチップ搭載
位置の周囲に溝を設けたことにより、セラミック基板と
放熱用底板との熱的特性の違いによる応力によりセラミ
ック基板に生ずるクランクの発生を防止可能とする。
載した半導体装置であって、該放熱用底板のチップ搭載
位置の周囲に溝を設けたことにより、セラミック基板と
放熱用底板との熱的特性の違いによる応力によりセラミ
ック基板に生ずるクランクの発生を防止可能とする。
〔産業上の利用分野］
本発明は半導体装置に関するもので、さらに詳しく言へ
ば、放熱用底板との熱膨張率の差によりセラミック基板
に生ずるクランクを防止した半導体装置に関するもので
ある。
ば、放熱用底板との熱膨張率の差によりセラミック基板
に生ずるクランクを防止した半導体装置に関するもので
ある。
第３図は従来の半導体装置の１例を示す図である。これ
は中央に貫通穴を有するセラミック基板ｌの一方の面に
施されたメタライズ２の上にロー材３を用いてロー付け
された放熱用底板４の前記基板貫通穴部分に半導体チッ
プ５をＡｕ／Ｓｉ共晶によりチップ付けし、その電極と
基板１の端子６からのリード線間を細線７でワイヤポン
ディングし、さらに放熱川底板４に放り゛ハ用フィン８
を樹脂９で接着したものである。この半導体装置の各構
成部材には第１表に示す材料が用いられ、その熱的特性
は同表に示す通りである。
は中央に貫通穴を有するセラミック基板ｌの一方の面に
施されたメタライズ２の上にロー材３を用いてロー付け
された放熱用底板４の前記基板貫通穴部分に半導体チッ
プ５をＡｕ／Ｓｉ共晶によりチップ付けし、その電極と
基板１の端子６からのリード線間を細線７でワイヤポン
ディングし、さらに放熱川底板４に放り゛ハ用フィン８
を樹脂９で接着したものである。この半導体装置の各構
成部材には第１表に示す材料が用いられ、その熱的特性
は同表に示す通りである。
第１表
〔発明が解決しようとする問題点〕
上記従来の半導体装置では、セラミック基板１、ロー材
３、放熱用底板４間の熱的特性の差により組立時（チッ
プ搭載時）にセラミック基板１に第４図の如く放熱用底
板４の外周に沿ってクラック１０が発生し、またサーマ
ルショック試験時にも同様のクラックが発生するという
問題があった。
３、放熱用底板４間の熱的特性の差により組立時（チッ
プ搭載時）にセラミック基板１に第４図の如く放熱用底
板４の外周に沿ってクラック１０が発生し、またサーマ
ルショック試験時にも同様のクラックが発生するという
問題があった。
本発明はこのような点にかんがみて創作されたもので、
セラミック基板に発生するクランクを防止した半導体装
置を提供することを目的としている。
セラミック基板に発生するクランクを防止した半導体装
置を提供することを目的としている。
〔問題点を解決するための手段］
このため本発明においては、第１図に例示するように、
中央部に貫通した穴が設けられ且つ該穴の周囲にメタラ
イズ２が施されたセラミック基板１と、該基板１のメタ
ライズ面にロー材３を用いてロー付けされた放熱川底板
４と、該放熱用底板４に固着された半導体チップ５とよ
りなる半導体装置において、−上記放熱用底板４のチッ
プ搭載位置の周囲に溝１１を設けたことを特徴としてい
る。
中央部に貫通した穴が設けられ且つ該穴の周囲にメタラ
イズ２が施されたセラミック基板１と、該基板１のメタ
ライズ面にロー材３を用いてロー付けされた放熱川底板
４と、該放熱用底板４に固着された半導体チップ５とよ
りなる半導体装置において、−上記放熱用底板４のチッ
プ搭載位置の周囲に溝１１を設けたことを特徴としてい
る。
〔作 用］
放熱用底板４のチップ搭載位置の周囲に溝１１を設けた
ことにより、セラミック基板１と放熱用底板４との熱的
特性の差による応力を緩和することができ、セラミック
基板に生ずるクラックを防止することが可能となる。
ことにより、セラミック基板１と放熱用底板４との熱的
特性の差による応力を緩和することができ、セラミック
基板に生ずるクラックを防止することが可能となる。
第１図は本発明の実施例を示す図であり、ａは断面図、
ｂはａ図のＺ天方向から見た放熱用底板を示す図である
。
ｂはａ図のＺ天方向から見た放熱用底板を示す図である
。
本実施例は同図に示すように、中央に貫通穴を有するセ
ラミック基板１の一方の面に施されたメタライズ２の上
にロー材３によりロー付けされた放熱用底板４の前記基
板貫通穴部分に半導体チップ５をＡｕ／Ｓｉ共晶により
チップ付けし、その電極と基板１の端子６からのリード
線間を細線７でワイヤボンディングし、さらに放熱用底
板４に放熱用フィン８を樹脂９で接着していることは第
３図で説明した従来例と同様であり、本実施例の要点は
、放熱用底板４のチップ搭載位置の周囲に溝１１を設け
たことである。
ラミック基板１の一方の面に施されたメタライズ２の上
にロー材３によりロー付けされた放熱用底板４の前記基
板貫通穴部分に半導体チップ５をＡｕ／Ｓｉ共晶により
チップ付けし、その電極と基板１の端子６からのリード
線間を細線７でワイヤボンディングし、さらに放熱用底
板４に放熱用フィン８を樹脂９で接着していることは第
３図で説明した従来例と同様であり、本実施例の要点は
、放熱用底板４のチップ搭載位置の周囲に溝１１を設け
たことである。
このように構成された本実施例は、セラミック基板１と
放熱用底板４との熱的特性の違いにより生ずる応力を前
記溝１０に集中させることによりセラミック基板１に生
ずる応力を緩和させることができ、それにより放熱用底
板の外周に沿って生ずるクラックの発生を防止すること
ができる。
放熱用底板４との熱的特性の違いにより生ずる応力を前
記溝１０に集中させることによりセラミック基板１に生
ずる応力を緩和させることができ、それにより放熱用底
板の外周に沿って生ずるクラックの発生を防止すること
ができる。
第２図は本発明の他の実施例を示す図であり、第１図と
同一部分は同一符号を付して示した。
同一部分は同一符号を付して示した。
本実施例が前実施例と異なるところは、４１１を放熱用
底板４の両面に設けたことであり、その効果は前実施例
と同様である。
底板４の両面に設けたことであり、その効果は前実施例
と同様である。
〔発明の効果］
以上述べてきたように、本発明によれば、極めて簡単な
構成で、放熱用底板との熱的特性の違いによりセラミッ
ク基板に生ずるクラックの発生を防出でき、実用的には
極めて有用である。
構成で、放熱用底板との熱的特性の違いによりセラミッ
ク基板に生ずるクラックの発生を防出でき、実用的には
極めて有用である。
第１図は本発明の実施例を示す図、
第２図は本発明の他の実施例を示す図、第３図は従来の
放熱用底板付半導体装置を示す断面図、 第４図は従来の半導体装置の問題点を説明するための図
である。 第１図、第２図において、 １はセラミック基板、 ２はメタライズ、 ３はロー材、 ４は放熱用底板、 ５は半導体チップ、 ８は放熱フィン、 １１は溝である。 特許出願代理人
放熱用底板付半導体装置を示す断面図、 第４図は従来の半導体装置の問題点を説明するための図
である。 第１図、第２図において、 １はセラミック基板、 ２はメタライズ、 ３はロー材、 ４は放熱用底板、 ５は半導体チップ、 ８は放熱フィン、 １１は溝である。 特許出願代理人
Claims (1)
- 【特許請求の範囲】 １、中央部に貫通した穴が設けられ且つ該穴の周囲にメ
タライズ（２）が施されたセラミック基板（１）と、該
基板（１）のメタライズ面にロー材（３）を用いてロー
付けされた放熱用底板（４）と、該放熱用底板（４）に
固着された半導体チップ（５）とよりなる半導体装置に
おいて、 上記放熱用底板（４）のチップ搭載位置の周囲に溝（１
１）を設けたことを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144011A JPS63308944A (ja) | 1987-06-11 | 1987-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144011A JPS63308944A (ja) | 1987-06-11 | 1987-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308944A true JPS63308944A (ja) | 1988-12-16 |
Family
ID=15352245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144011A Pending JPS63308944A (ja) | 1987-06-11 | 1987-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021237856A1 (zh) * | 2020-05-27 | 2021-12-02 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制备方法与显示面板 |
| US11695015B2 (en) | 2020-05-27 | 2023-07-04 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate, method of manufacturing the same, and display panel |
-
1987
- 1987-06-11 JP JP62144011A patent/JPS63308944A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021237856A1 (zh) * | 2020-05-27 | 2021-12-02 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制备方法与显示面板 |
| US11695015B2 (en) | 2020-05-27 | 2023-07-04 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate, method of manufacturing the same, and display panel |
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