JPS63298434A - シ−ケンシャルメモリ回路 - Google Patents
シ−ケンシャルメモリ回路Info
- Publication number
- JPS63298434A JPS63298434A JP62133060A JP13306087A JPS63298434A JP S63298434 A JPS63298434 A JP S63298434A JP 62133060 A JP62133060 A JP 62133060A JP 13306087 A JP13306087 A JP 13306087A JP S63298434 A JPS63298434 A JP S63298434A
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- Japan
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データバッファ用のシーケンシャルメモリにおいて、書
込と読出しを独立に行う２ポートの複数個のメモリと０
アドレスデータを迂回させるレジスタとを設け、入力デ
ータを交互にメモリに書込み、これらのレジスタと複数
個のメモリとから各々のデータを選択出力させて、０ア
ドレスデータの近傍を除き動作サイクルを倍速化させる
。
込と読出しを独立に行う２ポートの複数個のメモリと０
アドレスデータを迂回させるレジスタとを設け、入力デ
ータを交互にメモリに書込み、これらのレジスタと複数
個のメモリとから各々のデータを選択出力させて、０ア
ドレスデータの近傍を除き動作サイクルを倍速化させる
。
本発明はシーケンシャルメモリ回路の改良に関する。
本発明はシーケンシャルデータを使用するディジタル装
置における速度変換用のデータバッファやデータ記憶装
置として使用可能なシーケンシャルメモリ回路を提供す
るものである。
置における速度変換用のデータバッファやデータ記憶装
置として使用可能なシーケンシャルメモリ回路を提供す
るものである。
この様なメモリ回路は高速且つ大量のデータを記憶出来
ることが望まれる。
ることが望まれる。
従来、動作速度を高める為にシーケンシャルメモリにメ
モリシェア方式（メモリ切換方式）を通用した回路が提
案されている。
モリシェア方式（メモリ切換方式）を通用した回路が提
案されている。
従来のメモリシェア方式は第５ａ図〜第５ｅ図にに示す
様に、複数系統のメモリを切換えて使用するものである
。一般に２系統のメモリシェア方式が使用されるが、こ
の方式を区分すると、第５ａ図に示す様な同時動作と第
５ｂ図に示す様な交互動作の二つの方式に大別すること
が出来る。
様に、複数系統のメモリを切換えて使用するものである
。一般に２系統のメモリシェア方式が使用されるが、こ
の方式を区分すると、第５ａ図に示す様な同時動作と第
５ｂ図に示す様な交互動作の二つの方式に大別すること
が出来る。
同時動作の場合入力データは先ずバッファに取り込み次
に二つのメモリに振り分ける。
に二つのメモリに振り分ける。
メモリは偶数アドレスメモリＡと奇数アドレスメモリＢ
に２分されている。最初のＴＯＩの期間は入力データを
２つのメモリへ振り分ける為のバッファ取込みサイクル
である。次のＴｌｌの期間はメモリ書込サイクルであり
、入力データはバッファからメモリアドレス０番地とア
ドレス１番地へ同時に書込まれる。
に２分されている。最初のＴＯＩの期間は入力データを
２つのメモリへ振り分ける為のバッファ取込みサイクル
である。次のＴｌｌの期間はメモリ書込サイクルであり
、入力データはバッファからメモリアドレス０番地とア
ドレス１番地へ同時に書込まれる。
以下同様にして、バッファ取込みサイクルＴＯＩ。
アドレス２番地と３番地へのメモリ書込サイクルＴ１２
へ続く。
へ続く。
この様に二つのメモリを使用し、同時動作を行うことに
より、データの書込みが単一メモリの場合よりも高速に
実行される。
より、データの書込みが単一メモリの場合よりも高速に
実行される。
交互動作の場合メモリは偶数アドレスメモリＡと奇数ア
ドレスメモリＢに２分され、入力データはメモリアドレ
スθ番地へ書込みが済んでからアドレス１番地への書込
みが行われ、以下同様にアドレス２番地、アドレス３番
地へと交互に書込みが行われる。
ドレスメモリＢに２分され、入力データはメモリアドレ
スθ番地へ書込みが済んでからアドレス１番地への書込
みが行われ、以下同様にアドレス２番地、アドレス３番
地へと交互に書込みが行われる。
この様な交互動作では書込周期は単一メモリの場合と同
一であり、回路の動作速度の改善がない。
一であり、回路の動作速度の改善がない。
そこで、これを改善するために、第５Ｃ図に示す様にメ
モリ書込みを半周期ずらし、交互動作させる方式が提案
された。この方式によれば、書込速度を２倍にすること
が出来る。
モリ書込みを半周期ずらし、交互動作させる方式が提案
された。この方式によれば、書込速度を２倍にすること
が出来る。
上記、第５ａ図の従来の同時動作の場合、入力データを
メモリへ書込む前にバッファへ取込む期間ＴＯＬ ＴＯ
２・・・を必要とする。従って、メモリ書込速度を２倍
へ高速化することは出来ない。
メモリへ書込む前にバッファへ取込む期間ＴＯＬ ＴＯ
２・・・を必要とする。従って、メモリ書込速度を２倍
へ高速化することは出来ない。
第５ｃ図の交互動作では動作速度が２倍に出来るが、書
込むデータの数によっては問題を生じることがある。
込むデータの数によっては問題を生じることがある。
第５ｄ図は問題が起こるデータ数奇数の場合を示す。デ
ータが奇数個であり、これをアドレス番地Ｏ〜２ｎに記
憶しようとすると、最後のデータは偶数アドレスメモリ
の ２ｎ番地に書込まれ、次の最初のデータは偶数アド
レスメモリの０番地に書込まれる。
ータが奇数個であり、これをアドレス番地Ｏ〜２ｎに記
憶しようとすると、最後のデータは偶数アドレスメモリ
の ２ｎ番地に書込まれ、次の最初のデータは偶数アド
レスメモリの０番地に書込まれる。
奇数アドレスメモリでは、第２ｎ−１番のデータと第１
番のデータの間に斜線にて示す空白の動作サイクル部分
を生じる。その結果、読出に際しては空白部の処理が必
要となる。この処理を回避しようとすれば回路規模を増
大させることになり、書込と読出を完全独立に動作させ
ることが困難になる欠点がある。
番のデータの間に斜線にて示す空白の動作サイクル部分
を生じる。その結果、読出に際しては空白部の処理が必
要となる。この処理を回避しようとすれば回路規模を増
大させることになり、書込と読出を完全独立に動作させ
ることが困難になる欠点がある。
第５ｅ図は空白部を生じない書込みである。この様にす
るには、最終アドレス２ｎ番地と０番地の書込みサイク
ルがメモリ動作サイクルの半分となる。しかしこれは物
理的に動作不可能の範囲であり、データ書込みが出来な
い。
るには、最終アドレス２ｎ番地と０番地の書込みサイク
ルがメモリ動作サイクルの半分となる。しかしこれは物
理的に動作不可能の範囲であり、データ書込みが出来な
い。
上記の問題点は、第１図の本発明の原理図に示す様に、
複数個のメモリ回路（４）（５１，、Ｏ番地データを迂
回させる１個のレジスタ（３）、該メモリ回路（４）（
５）を切換使用する書込クロックを供給し、且つ書込ク
ロックをレジスタ（３）へ供給する間はメモリ回路への
書込クロックを停止する書込アドレスクロック発生回路
（８）、該レジスタ（３）とメモリ回路（４１（５）と
の各データを選択し出力させるセレクタ（６）、該セレ
クタ（６）へ選択信号を供給する読出アドレスクロック
発生回路（９）を備えてなる本発明のシーケンシャルメ
モリ回路によって解決される。
複数個のメモリ回路（４）（５１，、Ｏ番地データを迂
回させる１個のレジスタ（３）、該メモリ回路（４）（
５）を切換使用する書込クロックを供給し、且つ書込ク
ロックをレジスタ（３）へ供給する間はメモリ回路への
書込クロックを停止する書込アドレスクロック発生回路
（８）、該レジスタ（３）とメモリ回路（４１（５）と
の各データを選択し出力させるセレクタ（６）、該セレ
クタ（６）へ選択信号を供給する読出アドレスクロック
発生回路（９）を備えてなる本発明のシーケンシャルメ
モリ回路によって解決される。
本発明によれば、レジスタ３は、メモリ回路４．５の一
つに書込むべき０番地データをメモリ回路へは書込まず
迂回させる。
つに書込むべき０番地データをメモリ回路へは書込まず
迂回させる。
レジスタ３は０番地データを書込み、この書込は書込ア
ドレスクロック発生回路８において発生される１パルス
の書込クロックにより行う。
ドレスクロック発生回路８において発生される１パルス
の書込クロックにより行う。
書込アドレスクロック発生回路８は外部から得られる書
込リセット信号に対応して１パルスの一レジスタ書込ク
ロックを発生する。
込リセット信号に対応して１パルスの一レジスタ書込ク
ロックを発生する。
書込アドレスクロック発生回路８はこの０アドレスデ一
タ書込クロツク発生中はメモリ回路４．５への書込クロ
ックを停止する。
タ書込クロツク発生中はメモリ回路４．５への書込クロ
ックを停止する。
読出しにおいては、読出アドレスクロック発生回路９が
外部から得るクロック信号から選択信号を発生し、読出
アドレスに従い３−１セレクタ６へ選択信号を供給し、
外部クロックに同期してセレクタ６を切換へ、０アドレ
スレジスタ３、メモリ回路４．５の各データを選び出力
させる。
外部から得るクロック信号から選択信号を発生し、読出
アドレスに従い３−１セレクタ６へ選択信号を供給し、
外部クロックに同期してセレクタ６を切換へ、０アドレ
スレジスタ３、メモリ回路４．５の各データを選び出力
させる。
複数個のメモリ回路は各アドレス回路において制御信号
を発生することによりハードウェアの。
を発生することによりハードウェアの。
増加を伴うことなくメモリ回路の動作速度を高め、０ア
ドレスレジスタの付加によりデータ長可変の場合にも書
込、読出しの整合性を与える。
ドレスレジスタの付加によりデータ長可変の場合にも書
込、読出しの整合性を与える。
第２図は本発明のシーケンシャルメモリの一実施例のブ
ロック回路図である。
ロック回路図である。
入力データは八ｍ”Ｇ＋ｗ （ｍ −０〜６ ）の７個
（奇数）のデータからなるものとする。入力データｌは
０アドレスレジスタ３０、Ａメモリ４３、Ｂメモリ５３
へ書込まれる。レジスタやメモリへの書込みのために書
込アドレスクロック発生回路８を備える。
（奇数）のデータからなるものとする。入力データｌは
０アドレスレジスタ３０、Ａメモリ４３、Ｂメモリ５３
へ書込まれる。レジスタやメモリへの書込みのために書
込アドレスクロック発生回路８を備える。
回路８は外部から与える書込クロック−ＣＫと書込リセ
ットｌ信号からＡメモリ４３のデータレジスタ４１とア
ドレスレジスタ４２の書込クロック−ＣＫＡ、Ｂメモリ
５３のデータレジスタ５１とアドレスレジスタ５２の書
込クロックーＣＫＢ、両アドレスレジスタ４２．５２の
書込アドレス−Ａを発生する。
ットｌ信号からＡメモリ４３のデータレジスタ４１とア
ドレスレジスタ４２の書込クロック−ＣＫＡ、Ｂメモリ
５３のデータレジスタ５１とアドレスレジスタ５２の書
込クロックーＣＫＢ、両アドレスレジスタ４２．５２の
書込アドレス−Ａを発生する。
第２図回路の動作は第３図及び第４図のタイムチャート
に示す。
に示す。
入力データＡ１１１Ｂｌｌｌ、Ｃｒａｌ・・・Ｇｒａに
はアドレス番号０，１．２、・・・６が与えられ、アド
レス番号０の入力データへ端は（ｆ）の０レジスタ書込
クロフク−ＣＫＯによって０アドレスレジスタ３へ書込
まれる。０アドレスを除き偶数番、２．４．６のデータ
はＡメそり書込クロック−ＣＫＡによって、データレジ
スタ４１を介しＡメそりに記憶される。
はアドレス番号０，１．２、・・・６が与えられ、アド
レス番号０の入力データへ端は（ｆ）の０レジスタ書込
クロフク−ＣＫＯによって０アドレスレジスタ３へ書込
まれる。０アドレスを除き偶数番、２．４．６のデータ
はＡメそり書込クロック−ＣＫＡによって、データレジ
スタ４１を介しＡメそりに記憶される。
同様に奇数番目１．３．５．７のデータＢ−１Ｄｔｓ
ｓＦｍはＢメモリ書込クロックＷＣＫＢによって、Ｂメ
モリに記憶される。
ｓＦｍはＢメモリ書込クロックＷＣＫＢによって、Ｂメ
モリに記憶される。
０番アドレスレジスタ３を設けることにより、本来偶数
番データとしてＡメそりに書込まれるべきデータＡｎ＋
はレジスタ３へ取込まれる。この取込みタイミングは外
部から与える読込リセット信号ＷＲに対応し、ｌパルス
だけ読込クロックに同期したパルスを発生させ、このＯ
番地読込パルスが出る間、Ａ、Ｂメモリの書込クロック
は停止される。
番データとしてＡメそりに書込まれるべきデータＡｎ＋
はレジスタ３へ取込まれる。この取込みタイミングは外
部から与える読込リセット信号ＷＲに対応し、ｌパルス
だけ読込クロックに同期したパルスを発生させ、このＯ
番地読込パルスが出る間、Ａ、Ｂメモリの書込クロック
は停止される。
０番アドレスレジスタの書込タイムチャートは（ｋ）に
、またレジスタＡＳＢのデータ書込順序は（１）に示す
通りである。
、またレジスタＡＳＢのデータ書込順序は（１）に示す
通りである。
第２図の回路は書込まれたデータを読出し、出力させる
ために、読出アドレスクロック発生回路９と３→１セレ
クタ６を備える。
ために、読出アドレスクロック発生回路９と３→１セレ
クタ６を備える。
読出アドレスクロック発生回路９は外部から読出クロッ
クＲＣＫ （（２）と読出リセット信号ＲＲ（ｎ）とが
供給される。
クＲＣＫ （（２）と読出リセット信号ＲＲ（ｎ）とが
供給される。
読出アドレスクロック発生回路９は、Ａメモリ４３のア
ドレスレジスタ４４へ読出クロックＲＣＫＡ（ｐ）、Ｂ
メモリ５３のアドレスレジスタ５４へ読出クロックＲＣ
にＢ（Ｑｌ、両レジスタ４４．５４へ読出アドレスＲＡ
（０１、またセレクタ６へθ番地アドレスレジスタ、Ａ
メそり、Ｂメモリのデータをセレクトする選択信号（ｙ
）を供給する。
ドレスレジスタ４４へ読出クロックＲＣＫＡ（ｐ）、Ｂ
メモリ５３のアドレスレジスタ５４へ読出クロックＲＣ
にＢ（Ｑｌ、両レジスタ４４．５４へ読出アドレスＲＡ
（０１、またセレクタ６へθ番地アドレスレジスタ、Ａ
メそり、Ｂメモリのデータをセレクトする選択信号（ｙ
）を供給する。
へメモリ、Ｂメそり、及びＯ番地セレクタからの（ｔｌ
〜（Ｖ）のデータ出力は３−１セレクタによって−）に
て示すメモリ順番で選択され、３→１セレクタの出力部
へは（Ｘ）の様に規則正しく、Ａｍ〜ＧＩ１１の順序で
データ出力が得られる。
〜（Ｖ）のデータ出力は３−１セレクタによって−）に
て示すメモリ順番で選択され、３→１セレクタの出力部
へは（Ｘ）の様に規則正しく、Ａｍ〜ＧＩ１１の順序で
データ出力が得られる。
選択信号（Ｘ）は外部クロックに同期し、３個の信号０
、ＡＳＢによってＯレジスタ、Ａメモリ、Ｂメモリの各
データを選択する。
、ＡＳＢによってＯレジスタ、Ａメモリ、Ｂメモリの各
データを選択する。
この様にして、第３図、第４図のタイムチャートで示さ
れる外部クロックサイクル■と内部クロックサイクル■
は０番地の付近の動作を除外すれば、■が■の２倍とな
り、高速化が可能である。
れる外部クロックサイクル■と内部クロックサイクル■
は０番地の付近の動作を除外すれば、■が■の２倍とな
り、高速化が可能である。
上記の様に本発明によれば、２ボートメモリを複数個の
使用することよりメモリ動作を高速化すると共に、Ｏア
ドレスレジスタを付加することにより容量内で任意長の
データの書込読出しを可能とするものでその作用効果は
極めて大きい。
使用することよりメモリ動作を高速化すると共に、Ｏア
ドレスレジスタを付加することにより容量内で任意長の
データの書込読出しを可能とするものでその作用効果は
極めて大きい。
第１図は本発明の原理図、
第２図は本発明一実施例のシーケンシャルメモリのブロ
ック回路図、 第３図は本発明一実施例のシーケンシャルメモリ回路の
書込タイムチャート、 第４図は本発明一実施例のシーケンシャルメモリ回路の
読出タイムチャート、 第５ａ図は従来の同時動作のメモリシェア方式、第５ｂ
図は従来の交互動作のメモリシェア方式、第５ｃ図は従
来の半周期すらしの交互動作のメモリシェア方式（奇数
データ）、 第５ｅ図は従来の半周期ずらし、の交互動作のメモリシ
ェア方式（奇数データ）。 図において、 １は入力データ、２は出力データ、 ３はレジスタ、 ４．５はメモリ回路、 ６はセレクタ、 ７は出力レジスタ、 ８は書込アドレスクロック発生回路、 ９は読出アドレスクロック発生回路、 ３０は０アドレスレジスタ、 ４１．５１はデータレジスタ、 ４２．５２．４４．５４はアドレスレジスタ、４３はＡ
メモリ、５３はＢメモリである。 て ′ 第 １ 図 噸 本発明一実施例のノーケンシャルメモリのブロック回翌
図第 ２ 図 本発明一実施例のシーケンシャルメモリ回路の書込タイ
ムチャート従来の同時動作のメモリシェア方式 ％式％ 従来の交互動作のメモリシェア方式 第 ５ｂ 図
ック回路図、 第３図は本発明一実施例のシーケンシャルメモリ回路の
書込タイムチャート、 第４図は本発明一実施例のシーケンシャルメモリ回路の
読出タイムチャート、 第５ａ図は従来の同時動作のメモリシェア方式、第５ｂ
図は従来の交互動作のメモリシェア方式、第５ｃ図は従
来の半周期すらしの交互動作のメモリシェア方式（奇数
データ）、 第５ｅ図は従来の半周期ずらし、の交互動作のメモリシ
ェア方式（奇数データ）。 図において、 １は入力データ、２は出力データ、 ３はレジスタ、 ４．５はメモリ回路、 ６はセレクタ、 ７は出力レジスタ、 ８は書込アドレスクロック発生回路、 ９は読出アドレスクロック発生回路、 ３０は０アドレスレジスタ、 ４１．５１はデータレジスタ、 ４２．５２．４４．５４はアドレスレジスタ、４３はＡ
メモリ、５３はＢメモリである。 て ′ 第 １ 図 噸 本発明一実施例のノーケンシャルメモリのブロック回翌
図第 ２ 図 本発明一実施例のシーケンシャルメモリ回路の書込タイ
ムチャート従来の同時動作のメモリシェア方式 ％式％ 従来の交互動作のメモリシェア方式 第 ５ｂ 図
Claims (1)
- 複数個のメモリ回路（４）（５）、０番地データを迂回
させる１個のレジスタ（３）、該メモリ回路（４）（５
）を切換使用させる書込クロックを供給し、且つ書込ク
ロックをレジスタ（３）へ供給するときメモリ回路への
書込クロックを停止させる書込アドレスクロック発生回
路（８）、該レジスタ（３）、メモリ回路（４）（５）
の各データを選択し出力させるセレクタ（６）、該セレ
クタ（６）へ選択信号を供給する読出アドレスクロック
発生回路（９）を備えてなることを特徴とするシーケン
シャルメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133060A JPS63298434A (ja) | 1987-05-28 | 1987-05-28 | シ−ケンシャルメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133060A JPS63298434A (ja) | 1987-05-28 | 1987-05-28 | シ−ケンシャルメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298434A true JPS63298434A (ja) | 1988-12-06 |
| JPH0542010B2 JPH0542010B2 (ja) | 1993-06-25 |
Family
ID=15095889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62133060A Granted JPS63298434A (ja) | 1987-05-28 | 1987-05-28 | シ−ケンシャルメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249668A (ja) * | 2006-03-16 | 2007-09-27 | Sony Corp | データ転送装置およびデータ転送システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
-
1987
- 1987-05-28 JP JP62133060A patent/JPS63298434A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249668A (ja) * | 2006-03-16 | 2007-09-27 | Sony Corp | データ転送装置およびデータ転送システム |
| US8583842B2 (en) | 2006-03-16 | 2013-11-12 | Sony Corporation | Data transfer device and data transfer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542010B2 (ja) | 1993-06-25 |
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