JPS63257853A - キヤツシユ・メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ん　産業上の利用分野 本発明は、コンピュータ・システムにおけるキャッシュ
・メモリの分野に関する。キャッシュ・メモリは、機能
に応じて様々なタイプがあるが、一般的に言１て、コン
ピュータ・システムが直ニ働きかける、情報の一時的な
記憶機構であり、大規模なメイン・メモリ・システムと
は別個のものである。キャッシュ・メモリがメイン・メ
モリに接続されたり、働きかけたりする方法は、コンピ
ュータのパフォーマンスにとつと重要である。本発明は
、特にセクションまたはパーティション（区画）に分け
られ、パーティション・ルックアサイド・テーブル（ｐ
ａｒｔｉｏｎ　１ｏｏｋ−ａｓｉｄｅ　ｔａｂｌｅ。

以下、ＰＬＡＴと略す。）を備えたキャッシュ・メモリ
に関する。ＰＬＡＴは、キャッシュへのアクセスがなさ
れるとぎに、情報を持つキャッシュ区画を識別する。ア
クセス対象の情報の場所を識別できないとき、ＰＬＡＴ
は他の機能を開始する。

Ｂ、従来技術およびその問題点 高速の、ンアイスティケートされたコンピュータのパフ
ォーマンスにおいて最も重要なファクタの１つは、連想
（ａｓｓｏｃｉａｔｅｄ）メモリ・システムのパフォー
マンスである。このようなコンピュータ・システムでは
、入出力情報の処理はキャッシュ・メモリの使用を通じ
て促進されるであろうと考えられている。キャッシュ・
メモリの容量が大きくなればなるほど、そして動作速度
が高速になるほど、コンピューターシステム全体のパフ
ォーマンスが良くなることが知られている。キャッシュ
・メモリのパフォーマンスを向上させる様々な先行技術
がある。その中には、種々の組織的関係にあるマルチ・
キャッシュ・メモリの使用が含まれる。例えば、命令（
インストラクション）とデータについて別個のキャッシ
ュ・メモリヲ使うことが知られている。他のキャッシュ
・デザインによれば、２つのキャッシュが奇偶インター
リーブ・デザインにおいて並列に使用され、データ・ス
トリング轟りの、キャッシュから情報をメモリ・アクセ
スする時間が改善される。また、他のキャッシュ・デザ
インでは、階層をなして並べられた様々なサイズのキャ
ッシュが用いられる。これらの中には、２以上の処理要
素または実行装置によって使用され、短い時間でいくつ
かの種々のキャッシュ・アクセスが開始され得ることを
意図しているものもある。

こういった従来のデザインの典型的な問題点の１つは、
キャッシュ・リクエストがなされたときに、キャッシュ
がサーチを行って情報がアベイラブル（使用可能）か否
かを決定しなければならないことである。キャッシュ・
アクセスが成功したなら、リクエストを出している要求
ユニットへ情報が渡される。情報が使用可能でないなら
ば、続いてキャッシュΦミス拳ルーチンが呼ばれ、要求
ユニットが待機したり他のことをしている間、メモリの
他のレベルからリクエストされた情報を呼び出す。はと
んどのキャッシュ・デザインでは、キャッシュ・ミスが
生じるとかなりの時間ペナルティがあるので、キャッシ
ュ・ミスが頻発することのないようにデザインが最適化
されている。

従来、通常のマルチ（多重）プロセッサ環境は、プロセ
ッサ毎に独立したキャッシュ・メモリを備えている。し
かしながら、共通のメイン−メモリを使うにもかかわら
ず、プロセッサ毎に独立したキャッシュを備えることは
、高価であり、非効率的である。さらに、２以上のプロ
セッサが同じ情報を使用する必要がある場合、異なるキ
ャッシュにおいて情報のマルチ・コピーを管理すること
は、困難、かつ複雑である。しかし、従来は、マルチプ
ロセッサ環境において、単一キャッシュを管理する場合
の複雑さまたは低効率と比べると多重共有キャッシュま
たは独立したキャッシュを管理する場合の方が好ましい
と示されている。

米国特許第４１／５９２８４号明細書には、各プロセッ
サ記憶リクエスト・サイクルに際してキャッシュ・アク
セス・タイミング・サイクルを２つ与えるキャッシュ・
メモリ拳コントロールが示すれている。このキャッシュ
は１サイクルにつき２゜以上のアクセスを可能にするけ
れども、時間インターリーブ式キャッシュを表わしてお
り、真の同時アクセス式キャッシュではない。

米国特許第４３７１９２９号明細書には、記憶域が区画
され、時間インターリーブ式に機能するキャッシュ・メ
モリが示されている。

米国特許第４４４１１５５号明細書には、キャッシュ・
ミス率を低くするためのキャッシュ・アドレッシング・
コントロール・システムが示すれている。

米国特許第４４４２４８７号明細書には、異なるレベル
のキャッシュ、およびキャッシュがプライペー）−キャ
ッシュ・システムと共有キャッシュ・システムに分かれ
ている様子が示されている。

プライベートおよび共有キャッシュ・システムは、互い
の間でのスイッチング機構を備えた、基本的には独立し
たキャッシュであり、同一のキャッシュの中の別個の部
分ではない。このデザインは、マルチプロセッサ・シス
テムにおいて、他のデザインだと必要になる相互の問合
せをなくしつつ、メモリ機構を共有することを可能にす
る。

米国特許第４４６３４２４号明細書では、キャッシュ・
メモリを使用するプロセスの要請に基づいてキャッシュ
Φメモリを区画して空間を割り振るキャッシュ管理シス
テムが示されている。区画の割振りはスーパバイザ・プ
ロセスが行い、物理的に決まっているわけではない。

米国特許第４４６４７１２号明細書では、独立したペー
ジのサブセットからなるキャッジ・ユ・メモリ・システ
ムが開示されている。ページ・サブセットは、キャッシ
ュ自答の交換（リフレースメント）のためのアクセスを
制御する交換フラグ機構に関連している。

米国特許第４４８４２６７号明細書では、各プロセッサ
カフライベート−キャッシュを持つマルチプロセッシン
グ環境が示されている。各キャッシュはディレクトリを
持ち、ディレクトリは関連キャッシュ番ラインがストア
・スル−またはストア・インのどちらのモードで動作す
るかを制御する共有フラグを含んでいる。このため、２
つの異なるタイプのキャッシュ動作モードが可能になり
、普通のキャッシュ・アクセス、および他のキャッシュ
との相互問合せの両方の処理に使える。

また、米国特許第４５０３５０１号明細書では、スーパ
バイザ・コントロール−システムによって領域へ区分さ
れるキャッシュ・メモリ空間が示されている。米国特許
第４４９５０５３号、第４１９５３４２号明細書では、
時間インクリープ式で動作するデュアル・ポート・キャ
ッシュが示されている。米国特許第３６１８０４１号明
細書では、命令とオペランドの異なるキャッシュへの分
離が示されている。米国特許第４５０２１１０号明細書
では、オペランド用メモリと命令用メモリのサイズが等
しいスプリット・キャッシュが示されている。

Ｉ　ＢＭ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒ
ｅ　Ｂｕｌｌｅｔｉｎ。

Ｖｏｌ、２２、Ｎｏ、２．１９７９年７月、８５１〜８
５２ページに掲載されたＰａｒｔｉｔｉｏｎｅｄＭｅｍ
ｏｒｙ　　Ａｎｄ　　５ｐｌｉｔ　　ＳＣＥ　　Ｆｏｒ
Ａｓｙｍｍｅｔｒｉｃ　　Ｍｕｌｔｉｐｒｏｃｅｓｓｏ
ｒ”という題の論文には、スーパバイザのコントロール
の下、メモリを２つのセクションに分け、アクセスを２
つのセクションのうちの１つに制限する電子的なフェン
スが示されている。

キャッシュ・メモリのデザインの改善の必要性はひき続
きあり、特に短時間の間にまたは実質的に同時にきわめ
て多数のリクエストを処理するのに使い得るキャッシュ
・デザインの必要性は高い。

Ｃ１問題点を解決するだめの手段 本発明は、改善されたキャッシュ・メモリ・システムで
ある。この改善されたキャッシュ・メモリは、多数の処
理エレメントを持つ環境、またはマルチプロセッサ環境
において、特に効果を奏するが、このような環境でなけ
れば効果を提さないというものでもない。

シングルＣＰＵのコンチクストにおける多重処理には、
多数の命令処理ユニットと多数の実行処理ユニットが関
係する。オブジェクト・プログラムの実行に要する時間
を減らすために、該プログラムからの多数の命令を並列
に処理し、そして並列に多数の実行ユニットを呼び出す
ことが望ましい。このようなやり方には、多数の命令デ
コーダ、並列命令ストリーム、および「アウトψオプ・
シーケンス」実行が関係する。通常、キャッシュから命
令とデータ・オペランドの両方がリクエストされるので
、多数のキャッシュ・ポート、およびシングルＣＰＵマ
シン・サイクルの間での多数の独立したキャッシュ動作
を提供することが望ましい。

本発明のキャッシュ・メモリは、Ｍ個のセクションに区
分されている。ここで、Ｍは２の累乗、例えば８である
ことが好ましい。キャッシュは、１サイクルにつき、１
区画（パーティション）において１つのイベント（事象
）を実行することができる。つまり、１サイクル尚りＭ
個のイベントが実行可能である。キャッシュはＮ個のボ
ートを持つ、ここで、ＮはＭ以下である。Ｎはマシンに
固有の数となるが、通常、Ｍ未満であり、２でファクタ
可能（ｆａｃｔｏｒａｂｌｅ）である。本願の実施例で
は、キャッシュは８個の区画と６個のボートを持つ。な
ぜなら、これらの数は、デザインの複雑さおよびパフォ
ーマンスの改善の適当な尺度を考慮するとき、実現可能
で有用なデザイン・ファクタであると思われるからであ
る。もちろん、区画の数は８に限られない。４．１６、
または６２であって差し支えない。キャッシュを制御す
るのには、区画ルック・アサイド・テーブル（ｐａｒｔ
ｉｔｉｏｎ　　１ｏｏｋ−ａｓｉｄｅ　　ｔａｂｌｅ、
ＰＬＡＴ）が使われる。ＰＬＡＴは、リクエストがキャ
ッシュに送られたときに情報を求めてアクセスすべき正
しい区画を識別する。

各区画は、独立して並列に動作する。各区画は、谷ママ
シン・サイクルで、ストアまたはフェッチ動作を実行し
得る。任意の区画が任意のボートに接続され得るように
、アドレス・スイッチ、データ・バス・スイッチ、およ
び特別な制御システムが提供される。したがって、区画
とボートの多数の組合せをサイクル毎に制御することが
できるので、キャッシュは各サイクルにおいてストアと
フェッチ８個の組合せを実行することができる。キャッ
シュは、区画の数が組連想式（ｓｅｔ−ａｓｓｏｃｉａ
ｔｉｖｅ　）ビンの藪に等しくなるように設計されてい
る。キャッシュ・データは、通常特定のビンに割り当て
られる全データが対応する現実の区画にも割り当てられ
るように、配置される。

すなわち、あるキャッシュ・ラインはある単独の区画の
中に完全に含まれている。したがって、リクエストが異
なるキャッシュ区画へ向けられろ場合、多数の実行ユニ
ットを有する１つのプロセッサはいくつかのストアおよ
びフェッチを同時に実行し得る。

Ｐ　ＬＡＴは、キャッシュを別間するとともに、最近ア
クセスされたキャッシュ・ライン・リクエストのセット
を、そのライン・アドレスについての区画割当識別子と
ともに記憶する。命令リクエスト用とオペランドΦリク
エスト用に、多数のＰＬＡＴを用意することができる。

記憶された情報を使って、ＰＬＡＴは、マシンの生成し
たアドレスを、該情報がキャッシュに存在していると判
断した場合、正しいキャッシュ区画へ向ける。ＰＬＡＴ
におけるミスは、キャッシュ・ミスを意味するわけでは
ない。区画情報がＰＬＡＴにないならば、グローバル・
リクエストを使って、キャッシュ・リクエストがすべて
の区画とキャッシュ−ディレクトリへ同時に向けられる
。グローバル・リクエストの結果として情報がキャッシ
ュにおいて見つかると、ライン・アドレスと区画識別子
を使ってＰＬＡＴが更新される。情報がキャッシュで見
つからないならば、既知のキャッシュ・ミス・ルーチン
が使われる。例えば、ディレクトリ・ルックアサイド・
テーブル（Ｄｉｒｅｃｔｏｒｙ　Ｌｏｏｋ　−Ａｓｉｄ
ｅ　Ｔａｂｌｅ、　ＤＬＡＴ　）を使って、メイン・メ
モリまたはより高レベルのキャッシュがアクセスさｎろ
。

キャッシュ・ミス制御論理は、ある程度、ＬＲＵ（最近
最も使われていない）アルゴリズムヲ採用している。該
アルゴリズムによって、より高レベルの記憶階層からフ
ェッチされた新しいラインがロードされる場所、つまり
このキャッシュの場合は区画番号を決定する。このよう
に、新しいキャッシュ・ラインは、ＬＲＵ式ですべての
区画ヘローテートされる。

区画（された）キャッシュの実施例は、Ｌ１キャッシュ
と呼ばれ、プライベートなプロセッサ・キャッシュであ
る。Ｌ２、Ｌ３キャッシュは、Ｌ１干ヤツシュよりも大
規模で、かつメイン・メモリに近く、共有することも可
能である。最初、このＬ１キャッシュは、新しいライン
のロード動作に先立って古いラインのキャスト・アウト
を実行するわけではない。なぜなら、Ｌ１キャッシュの
ストア・スルーがインプリメントされるからである。つ
まり、すべてのストア・リクエストはＬｌへ、そして少
なくとも１つの高レベル記憶階層へ送られる。新しいラ
インのデータをキャッシュにロードする結果、Ｍ個の区
画のうちの１個だけがビジーになる。

Ｄ、実施例 第１図に示すコンピュータ・システム１０は、多重中央
演算処理装置（ＣＰＵ）１２．１１４、′・・・、１６
を含む。各ＣＰＵは、システム制御要素（ＳＣＥ）１８
に対する入出力接続を持っている。システム制御要素（
エレメント）１８は、記憶階層２０の中のＬ２（レベル
２）メモリへ接続されろ。

これはさらに記憶階層の後続レベルＬ３（図では２２の
番号を付している）、Ｌ４（図では２４の番号を付して
いる）に接続される。レベルの順に容量は大きくなり、
かつプロセッサから遠くなる。

目的は、メモリ・サイズの割に命令とデータとできるだ
け近づけることにある。コンピュータ・システムにおけ
る多重記憶階層の使用は知られている。上記レベルを示
したのは、デザインのプラクテイスを説明したまでであ
って、区画キャッシュの特定の要請に基づくものではな
い。システム制御要素１８も、様々なチャネル２６．２
８．３０を持つ。これらのチャネルは、ターミナル、プ
リンタ、およびディスク・ドライブ等であり得る入出力
デバイスへ至る接続をもたらす。

各ＣＰＵは、命令および実行ハードウェア（符号３２を
付す）とハードウェア故障テスト論理（番号４０）を持
つ。命令・実行ハードウェア３２は、各ＣＰＵが従来の
種類のコンピュータ操作を実行することを可能にする。

ＣＰＵに関連するのはＬｌ（レベル１）キャッシュ彎メ
モＩＪ　−シスｆムであり、これが本発明による区画さ
れたキャッシュ［株］メモリ３４になる。このキャッシ
ュ６４は、メモリがＭ個に区画され、データ・ノくス３
乙によって命令・実行ノ・−ドウエア・ユニット６２へ
接続される。命令・実行ユニットのために意図された最
適なデータ・フローの要請に応じて、データ・バスはＮ
本まで使用できる。

命令・実行ハードウェア３２によって呼ばれた記憶階層
の中の情報の発見を容易にするために、ディレクトリ３
８が備えられる。ディレクトリ６８は、制御バスおよび
データ・バス３９によって命令・実行ノ・−ドウエア３
２に接続される。

ハードウェア故障テスト論理４０は、命令・実行ハード
ウェア、ディレクトリ、およびキャッシュの間のアドレ
ス、データ、および制御バスをモニタする。これらのバ
スの何れかで万一故障が起こると、診断、リカバリ、ま
たはその他の訂正活動のために、特定の故障に関連する
故障ラッチがセットされ得る。

同じシステム制御要素１８に接続された他のＣＰＵも同
様の内部構造を持つ。すなわち、命令・実行ハードウェ
ア、ローカルの区画キャッシュ・メモリ、記憶階層の内
容にアクセスするための適当なディレクトリを持つ。

第２図ては、本発明に基づく区画キャッシュとＰＬＡＴ
の構造が示される。Ｍ個のキャッシュ区画を持つキャッ
シュ・メモリ５０が示されている。

この図の実施例では、簡単にするため、キャッシュ区画
が８個示されている。これは、区画キャッシュ・メモリ
の利点を得るのに加え制御を管理可能にする上でも、多
くの目的のために適切な数であると思われる。

様々なキャッシュ区画５０が、データ・バス・スイッチ
機構５２を介してＮ個のデータ・バス・ポートへ接続さ
れる。この場合、６個のデータ・バス・ポートが使われ
る。なぜなら、８個の区画を持つキャッシュ・メモリと
効率よく働くのに適当な数であると思われるからである
。

データ・バス・スイッチ５２は、入力制御ハス・ユニッ
ト５４の制御下にある。該ユニット５４は、データ・バ
ス・ポート用の適当な制御信号を出力する。キャッシュ
は、出力制御バス・二二ソト５６も持つ。該ユニット５
６は、出力データ轡バス構造体を制御する。入力１１Ｊ
御バス・ユニット５４は入力アドレス・スイッチ５８に
接続される。

スイッチ５８は、アドレス・リクエストψバス６０によ
る制御の下、要求されたアドレスを適当な区画へ割り当
てる。入力制御バス・ユニット５４はデータ・バス・ス
イッチ５２へも接続される。

スイッチ５２は、データ・バス・ポートヲアドレ　′ス
された区画へ割り当てる。

入力制御バス・ユニット５４は、２本の制御バス６２．
６４と接続される。制御バス６２はＣ１ハステアリ、キ
ャッシュ・ユニットのグローバルなリクエストを扱う。

キャッシュ・ユニットのグローバル・リクエストは、同
時にキャッシュの全区画に向けられる５リクエストであ
る。この１：とは後で詳しく説明する。制御バス６４は
Ｃ２バスであり、特定の選ばれた区画へ向けられるキャ
ッシュ・ユニットのローカル・リクエストを扱う。キャ
ッシュ会ユニットのローカル争リクエストについても後
で詳しく説明する。

出力制御バス−ユニット５６は、キャッシュからのロー
カル出力制御信号を扱うＣ３バス６６へ接続される。ロ
ーカル出力リクエストの重要性は後で説明するけれども
、キャッシュのどんな内容もある特定の区画に存在して
いるわけだから、特定の区画だけが出力リクエストを出
すであろうし、したがって出力リクエストはすべてロー
カルであって、グローバルとなり得ないことがわかるだ
ろう。

各ＣＰＵは、それに関連して様々な演算および論理ユニ
ットを持つ。第２図では、種々の要素（エレメント）７
０．７２．７４、・・・７６を持つあるＣＰＵが示され
ている。これもめユニットは望むどんなダイブのもので
あってもよい。これらは、算術、論理、または命令処理
要素の様々な組合せによって構成される。データ・バス
・スイッチ５２からのデータ・バスのそれぞれは、フェ
ッチ・バッファと記憶（ストア）・バッファの組合せを
介してこのＣＰＵのグループへ接続される。

結果として、ＣＰＵへ至る複数の入力および出力データ
・バスが形成される。したがって、データ・バスが６本
ある場合、その５ちの６本がフェッチ・バッファ８０．
８２．８４へ接続可能であり、２本がストア・バッファ
８６．８８へ接続可能である。これらのバッファのすべ
てが、ＣＰＵ１そしてその様々な要素へ接続される。

ＣＰＵは、メモリ階層へのリクエストを複数のアドレス
生成機構９０．９２．９４．９６、そして９８に対して
起こす。アドレス生成ユニットは関連する（ａｓｓｏｃ
ｉａｔｅｄ　）ＰＬＡＴへ接続されている。したがって
、ＣＰＵは複数のＰＬＡＴユニット１００．１０２．１
０４．１０６、そして１０８を持つ。生成されたアドレ
スは、関連ＰＬＡＴへ行くだげでな（、各アドレス生成
機構についてのアドレス・バスにのせられ、アドレス・
リクエスト−バス６０にのせられる。入力アドレスを受
け取ると、各ＰＬＡＴは、区画キャッシュのグローバル
・リクエストを０１バスへ出力するか、または区画キャ
ッシュのローカル・リフエストラ、Ｃ２バスのうちの選
ばれたものを使って出力する。

各ＰＬＡＴは、出力制御バス舎ユニット５６から来る、
ローカル入力制御信号がのる入力バスを持ツ。一般に、
論理ユニット７０のような中央プロセッサ論理ユニット
がメモリに対してリクエストを出すと、９０のようなア
ドレス生成ユニットがアドレス・リクエスト・バス６０
にアドレス・リクエストを出力する。このリクエストは
アドレス・スイッチ５８とＰＬＡＴｌｏｏの両方へ行く
。

ＰＬＡＴが、リクエストされた情報の置かれた区画を識
別できるならば、ローカル・リクエスト・バス６４にリ
クエストが出され、入力制御バス・ユニット５４へ送ら
れろ。この結果、アドレス・スイッチ５８によって、リ
クエストされたアドレスが、キャッシュの中のリクエス
トされた情報を１．含む特定の区画だけへ向けられる。

データ・バス・スイッチ出力５２は切り換えられて、リ
クエストされた情報をその位置する特定のパーティショ
ンからそのために情報が獲得された特定の要求ユニット
へ渡す。ＰＬＡＴが特定区画を識別できない場合、グロ
ーバル・リクエスト・バス６２が活勧化され、アドレス
・スイッチによってアドレスがキャッシュ・メモリの全
区画へ渡される。

ライン・フェッチ・バッファ１１０は、リクエストされ
た情報がキャッシュ５０にない場合に、それを求めてリ
クエストが階層の中の次のレベルのメモリへ回されるよ
うにするためのものである。

したがって、ラインーフェッチ・バッファ１１０はキャ
ッシュのデータ働ポートの１つに接続される。この例で
は、Ｎ番目、つまり最後のポートに接続されるものとし
て示されている。ライン・フェッチ・バッファは、アド
レス・リクエスト・バス６０、および制御バス６４つま
り制御信号へも接続される。図では、記憶階層の次のレ
ベルからのデータ・バスが１１２として概略的に示され
ている。ライン・フェッチφバッファ１１０は、その内
容をキャッシュに記憶するときに、選ばれたただ１つの
キャッシュ区画にアクセスするだけでよいことに注意す
ることは重要である。ライン・フェッチ・バッファがキ
ャッシュに記憶させているとき、他のキャッシュ区画は
普通に動作し得る。

第１６図も参照されたい。

一般的に言って、第２図に示されるシステムは次のよう
に動作する。

キャッシュは複数のセクション、つまり区画（パーティ
ション）に分割される。各区画は独立に、そして他の区
画と並列に動作する。各区画はマシン・サイクル毎に記
憶動作またはフェッチ動作を実行し得る。アドレス・ス
イッチ５８、データ・バス・スイッチ５２および適当な
制御システムを備えたのは、任意の区画が任意の入力ポ
ートまたは出力ポートへ接続可能とするためである。し
たがって、メモリ動作の単一サイクルの間に、区画とボ
ート接続の多重の組合せが活動化し得る。このため、キ
ャッシュは、単一のマシン・サイクルの間に、ポート数
以下の数の記憶とフェッチの組合せを実行することがで
きる。

区画の数は、キャッシュ・デザイン用に選ばれたセット
連想（５ｅｔ−ａｓｓｏｃｉａｔｆｖｅ　）ビンの数に
等しい。キャッシュ拳データの配置は、特定のピンに通
常割り当てられるすべてのデータが物理的な区画に対応
して現れるように割当てられる。

区画ルックアサイド・テーブル（ＰＬＡＴ）は、プロセ
ッサ・デザインに組み込まれる。ＰＬＡＴの厳密な論理
的・物理的配置は設計者に関係し、マシンの編成に依存
する。２以上のＰＬＡＴにとって適切な配置は、プロセ
ッサの中のアドレス生成ハードウェアの近くである。典
型的な中央プロセッサ・オーガニゼーションを扱うため
に、多重ＰＬＡＴを用いることができる。例えば、ＰＬ
ＡＴのあるタイプは命令リクエストの処理用に理想的に
設計されていてもよいし、またあるものはデータ・オペ
ランド・リクエスト用に使ってもよい。

どちらかのタイプのマルチ・コピーがＣＰ　Ｕ　論Ｗユ
ニットによって独立に使用され得る。

ＰＬＡＴは、最も新しくアクセスされたＬ１ラインーア
ドレスのセットを、かかる各ラインーアドレスの区画識
別子とともに記憶する。Ｐ　ＬＡＴは、高いパーセント
のＬ１キャッシュｅアクセス要求において、マシン生成
アドレスを正しいＬ１キャッシュ区画へ向ける。このよ
うなリクエストはローカル−リクエストと呼ばれ、ロー
カル制御ライン・バス６４を使用する。ＰＬＡＴミスが
生じると、対応するＬ１ラインに割り当てられた区画を
決定するために、生成されたアドレスをすべての区画に
同時に向ける必要がある。この場合、グローバル制御ラ
イン・バス６２が使用される。

このとき、ＰＬＡＴＯ中に新しいエントリが設けられ、
ライン・アドレスと区画識別子が記憶される。同じＬ１
ラインに対する後続の記憶またはフェッチのリクエスト
は、該エントリがＰＬＡＴからエージングされる（ａｇ
ｅｄ　）まで、正しい区画へ向けられる。

理想的には、本発明の区画キャッシュ・メモリによる最
良のパフォーマンスは、ポートの数が区画の数に等しく
、シかもアクセス（ｅｘｃｅｓｓ）・サイクル毎に各ポ
ートがある区画と接続される場合に得られる。しかしな
がら、メモリ・アレイｅチップ当りの入出力接続数等の
物理的な制約により、ポートの最大数は制限される。

アドレス・ポートとデータ・ポートの間には直接的な対
応がある。つまり、アドレス・ポート１はアドレス・ス
イッチ５８に接続されるが、それに対応してデータ・バ
ス・スイッチ５２へ接続すれるデータ・ポート１がある
といった具合である。

こういったポートのベアは、ハードウェアにおいて固定
される。さらに、単方向のバス・ドライバを用いた場合
、各データ・ポートはフェッチ・ポートまたはストア・
ポートのどちらがである。ＣＰＵポートにて２重ドライ
バとデータ・スイッチを使う場合、各ポートはフェッチ
・ポートとストア・ポートの両方の機能を果たし得る。

しがし、実施例では、ポートは単方向ポートとして、フ
ェッチ・ポートまたはストア・ポートのどちらかである
として、説明する。

上記のように、アドレス・スイッチは、グローバル・リ
クエスト拳モードまたはローカル・リクエスト・モード
のどちらかで機能し得る。グローバル・リクエストの場
合、アトじス・スイッチに供されたアドレスがキャッシ
ュの全区画へ同時に供される。したがって、アドレスは
、すべてのディレクトリ・エレメントおよびすべてのキ
ャッシュ・メモリ区画へ同時にスイッチされる。これは
、グローバル制御バス６２の制御に基づいている。

グローバル制御サイクルは、キャッシュの中でデータが
有効ならば８個のディレクトリ・エレメントの１つの比
較結果が正となり対応するキャッシュ区画へのゲートを
開（という意味において、従来のキャッシュを使った場
合のように実行される。

この出力は要求データ中ポート会パスへスイッチされる
。１つのグローバル・リクエストは単一のマシン・サイ
クルで実行され得る。

ローカル・リクエストの場合、アドレスはＭ個のキャッ
シュ区画のうちの選ばれた１つヘスイソチされる。そし
て、ローカル・リクエスト処理用にブイレフ）　ＩＪが
使用されることはない。単一のマシン争サイクルの間に
、キャッシュ・メモリへ至るポートと同じ数のローカル
・リクエスト・アドレスがキャッシュ区画ヘスイッチさ
れ得る。これは、各ローカル・リクエスト・アドレスが
どの区画に対するものかに依存する。したがって、アド
レスされた区画のそれぞれが、単一のポートへ一意的に
接続され得る。連続するマシン・サイクルで、同じ区画
へ多数のリクエストを出しても差し支えない。入力制御
バス６２．６４は、個々のアドレス・ポート毎に、要求
アドレスがグローバル・リクエストまたはローカル・リ
クエストの何れであるか、そしてどのポートがアクセス
されるかを決定する。リクエストがローカル・リクエス
トならば、制御バス６４によって、ターゲット・キャッ
シュ・ライン用に区画識別子が符号化される。

データ・バス・スイッチ５２を用いて、フェッチ・リク
エストの度に区画キャッシュ・アレイ５０からの出力が
データ・バス・ポートヘスイッチされるとともに、スト
ア・リクエストについてはデータ・バス・ポートからの
入力が区画キャッシュ・アレイヘスイッチされる。要求
アドレスがグローバル自リクエストであるとき、つまり
ＰＬＡＴミスを示すときに、データが現実にキャッシュ
の中で見つかると、リクエストされたデータをＣＰＵへ
返すだけでな（、区画識別子も制御バス６６を経てＣＰ
Ｕへ返される。その結果、ＰＬＡＴが該情報をそのアレ
イに追加する。ＰＬＡＴの中では新しいエントリが生成
され、ターゲット・キャッシュ・ラインアドレスと区画
識別子の両方が記憶される。該キャッシュ・ラインが続
いて参照されるときは、ＰＬＡＴヒツトとなり、ローカ
ル・リクエストが行われる。

この例では、キャッシュがＮ個（６個）の直接アクセス
・ポートを持ち、ＣＰＵにはキャッシュへの直接アクセ
ス壷ポートが（Ｎ−１）個割り当てられている。したが
って、プロセッサの持つキャッシュにアクセスするため
のポートの数は、キャッシュのポートの数より１つ少な
い。このケースでは、プロセッサには、キャッシュへの
直接アクセス・ポートが５個割り当てられている。最後
のポートは、ライン嗜フェッチ・バッファ１１０のプツ
ト・アウェイ（ｐｕ　ｔ−ａｗａｙ）操作のために予約
されている。単方向バッファの場合、各ポートはフェッ
チ・ポートまたはストア・ポートのどちらかである。今
の例では、ポート１．２．６がフェッチ、バッファ８０
．８２．８４へ割り当てられる一方、ポート４．５．６
がストア・ポートとしてストア・バッファ８６．８８へ
、そしてライン・フェッチ・バッファ１１０へ害ＩＪり
当てられる。各ポートは、ＣＰＵのフェッチまたはスト
ア・バッファが終端となっている。これらのバッファの
サイズはその最適デザインおよびバス転送サイズに応じ
て、例えば８〜５１２バイトといった具合に、変化し得
る。

ＣＰＵの個々の細部（サブディビジョン）は象徴的なも
のであり、多くの動作が並列して実行され、したがって
１命令当りの平均サイクル数を減らすべく１サイクル当
りキャッシュ・＼多数のアクセスを要するような、そう
いったＣＰＵデザインを表現することを意図している。

１以上の細部を、コンピュータの可能な様々な機能を示
す、命令プロセッサ、固定小数点演算ユニット、浮動小
数点演算ユニット、ベクトル・プロセッサ等であると考
えてよい。キャッシュ・ポートのＣＰＵ機能への最適な
割当ては、ＣＰＵデザインの最適１ヒ（ｌ？：基づ（。

それには、キャッシュに与えられたポートの総数に対す
るストア・ポートとフェッチ・ポートの組合せの最適化
が含まれる。

７０．７２．７４．７６等の、中央プロセッサの各細部
（サブディビジョン）は、そのプロセッサ機能に加えて
、命令フェッチ、オペランド・フェッチ、またはオペラ
ンド・ストアに応じてキャッシュ・データが必要なとぎ
にアドレスを生成するハードウェア能力を持つ。これが
、アト°レス生成ユニット（ＡＤＤＲ）９０．９２．９
４．９６．９Ｂ　として示されている。アドレス生成は
、カウンタのインクリメント、アレイ・スタックからの
アドレスの読取、アドレス生成加、算器からの、結果の
受取等からなる。アドレスが与えられると、アドレスは
アドレス拳リクエストーバス６０にのせられる。

バス６０は、アドレス・′スイッチ５８のみならず、１
００．１０２．１０４．１０６．１０８等のローカルＰ
ＬＡＴ１そしてライン・フェッチ・バッファ１１０につ
ながっている。ライン・アドレスはローカルＰＬＡＴに
おいてテストされる。ＰＬＡＴミスが生じると、ＰＬＡ
Ｔはグローバル制御バス６２に該ＰＬＡＴについてはグ
ローバル・リクエストであることを示すビットを出力す
る。ＰＬＡＴヒツトが生じた場合は、ローカル・リクエ
スト制御バス６４のボジンヨンのうちの１つに、アドレ
スが向けられるべき区画を示すビットが出力される。ロ
ーカル制御バスのポジションにこのピットを出すことに
よって、ローカル・リクエストの存在の表示とリクエス
トされたデータに対応するキャッシュ区画の識別の両方
が行われる。

第２図のシステムは各ＣＰＵ論理ユニットについて１つ
のＰＬＡＴしか用意していないけれども、デザインの要
請に応じてＰＬＡＴの様々な配列が可能である。異なる
機能のタイプ毎に異なるタイプのＰ　ＬＡＴを備えるこ
とが望ましい。どのタイプのものも、当該機能を営む各
ＣＰＵ論理にて複製可能である。例えば、データ・オペ
ランドのフェッチとストア用に理想的なタイプが備えら
れる。

どのタイプのものも、マルチ・コピーヲＣＰ　Ｕ　論理
区画に戦略的に位置させてよい。各ＰＬＡＴは小さなレ
ジスタ・アレイであり、例えば、１〜４個の比較器を持
つ。各ＰＬＡＴＫ必要なノ・−ドウエアの量が比較的少
な（・ので、ハードウェアの複製は難しくない。ＰＬＡ
Ｔアレイの「組連想式（ｓｅｔ−ａｓｓｏｃｉａｔｉｖ
ｅ　）　Ｊ配列はそのノぐフオーマンスを向上させるの
で、多数の比較器を備えても差し支えない。

第６図は、第２図の区画キャッシュ５０の具体例を詳細
に示している。グローバル・バス６２は、中央プロセッ
サのポート１〜５をサービスする。

クローバル制？１ｆｌＪバスの各ピットは、ＣＰＵの要
求ユニットヲ表示する。バス６２は、グローバル・ポジ
ションを持ち得るのだけれども持たない。なぜなら、常
に、ライン・フェッチ・バッファのプツト・アウェイは
、ＬＲＵ論理に基づき、アクセスを行う正確なキャツ／
ユ区画がわかって℃・るローカル・リクエストだからで
ある。各Ｐ　Ｌ　Ａ　Ｔ　ｐイブは、番号６６で概略的
に示される、ローカル制御出力バスＣ３を持つ。二こで
は、１つのタイプが命令アドレス用であり、もう１つの
タイプがデータ・アドレス用である。何れもが、多重Ｐ
ＬＡＴコピーへ至る多重コネクションを持つ。この制御
バス６６によって、グローバル−ディレクトリ・サーチ
の結果決定された区画識別子が返され、特定のＰ　ＬＡ
Ｔに新しいエントリとして記憶される。ライン・プツト
・アウェイ用には、第２図に示されるポート６が使われ
ローカルＣ３出力制御バスは使用されない。なぜなら、
ボート６は、第１５図で詳しく示すように、最近最も使
用されなかった（　ＬＲＵ　）制御システムからストア
・リクエスト用の区画識別子を受け取るからである。出
力制御バスＣ６は、後述する有効ストア・ラインも含む
。図面には、区画キャッシュの内部構造も示されている
。各区画は、アドレス・スイッチ、区画ディレクトリ、
実際のキャッシュ・メモリ・アレイ、およびデータ・バ
ス・スイッチを含む。

第４ＡＮ　４Ｂ、４Ｃ１および４Ｄ図には、第２図に示
すようなキャッシュ・メモリ５００８個のキャッシュ区
画のそれぞれが示されている。そこでは、そのディレク
トリ・アレイ、メモリ・スタック・エレメント、および
ディレクトリ−エレメントが、制御バス構造に接続され
ている様が示されている。アドレスおよびデータのバス
はこの図では示されていないが、他の図で詳しく示され
ている。グローバル制御バス人力６２のすべてのライン
は、８個のディレクトリ−エレメントのすべて、つまり
Ｄ　Ｉ　Ｒ，１〜ＤＩＲ，８へ向けられている。ローカ
ル制御ハスＣ２は６コンポーネントφグループの制御ラ
インに分かれる。各コンポーネントはメモリ・スタック
毎に１本のラインを持つ。

したがって、ローカル拳バス人力６４のコンポーネント
・ラインのそれぞれは、メモリ・アレイのターゲット区
画メそり・スタック（ＳＴＫ）へ向けられている。

ローカル制御バス出力６６のラインは、ディレクトリ・
エレメントの各々の中のレジスタから導かれる。この説
明では、レジスタは３ピツトであり、各ビットは次のよ
うな機能を持っている。すなわち、ビット１は、命令タ
イプＰＬＡＴを示す区画識別子である。ビット２は、デ
ータータイプＰＬＡＴを示す区画識別子である。ビット
３は、有効ストア表示ラインである。ディレクトリ・エ
レメント用のレジスタは、メモリ構成の必要に応じて、
他の構成をとってもよいし、異なる機能を持ってもよい
。ディレクトリの中のレジスタの各ビットに対応させた
ローカル出力バスはユニークなラインを構成するので、
信号を生成する特定キャツンユ区画ディレクトリの識別
が可能である。

このようにして、ローカル出力バスは、グローバル・リ
クエストの結果生じる区画識別子を受け取る。ディレク
トリ・エレメントの記憶問合せがポジティブならば、有
効ストア（Ｖ／Ｓ）ラインもそうである。記憶間合せ動
作と有効ストア・ライン生成は、グローバル・フェッチ
・リクエストとグローバル・ストア・フェッチの両方で
実行されることに注意されたい。記憶間合せ動作には、
有効ビット、排他ビット、記憶キー−ビット等のディレ
クトリにおける様々な制御ビットのテストが関係する。

第５図に示すように、キャッシュ・アドレス・バス６Ｏ
Ａは、本発明に従う８個の区画のそれぞれに接続される
。同様に、出力データ・バスＤ１、Ｄ２、Ｄ３ならびに
入力データ会バスＤ４、Ｄ５、Ｄ６も接続され、任意の
区画からデータをフェッチしたり、あるいは逆にストア
したりできるようになっている。各区画は独立したディ
レクトリ−エレメントを持つ。これは、例えば、スタン
ド・アローンの連想アレイ・チップとすることができる
。ディレクトリとキャッシュ区画が両方ともアドレス・
スイッチを持つのに対し、キャッシュ区画だけがデータ
・バス・スイッチを持つ。様々な区画についての様々な
アドレス・スイッチが概略的に示されている。

例えば、キャッシュ５００区画１は、アドレス・バス６
ＯＡに接続されたアドレス・スイッチ１５０を持つ。デ
ータ・バス番スイッチ１５２．１５４も区画１に関連し
ている。区画１に関連するディレクトリ・エレメントは
、ディレクトリ・アドレス・バス６０Ｂに接続されたア
ドレスースイソチ１５６を持つ。その他のキャッシュ区
画およびディレクトリ・エレメントも同様に構成される
。

第２図および第３図のアドレス拳パス６ｏは、第５図の
アドレス・バス６ＯＡおよび６０Ｂという２つの部分か
ら成り立っていることに注意されたい。アドレス・バス
６０の各ポートは、第６図に示されるような６つのフィ
ールドからなる。ディレクトリ３８は、各アドレス・ポ
ートから中位および高位のビットを要求する。一方、キ
ャッシュは、各アドレス・ポートから中位および下位の
ピットを要求する。

第７図および第８図には、本発明で使う中央プロセッサ
・ポートの異なる２つの具体例が示されている。第７図
では、命令または実行対象オペランドの一方のためのフ
ェッチ・ポートとして使い得る中央プロセッサ・ポート
２００が示されている。該ポートは、ＰＬＡＴ２０２、
アドレス・リクエスト論理ユニット２０４、中央プロセ
ッサの命令、論理、または演算ユニット２ｏ６、入力バ
ッファ２０８を持つ。さらにローカル記憶域（ストア）
２１０を持っていてもよい。Ｐ　ＬＡＴは、Ｃ３０−カ
ル出力制御ライン２１２、ＣＩグローバル制御ライン２
１４、およびローカル０２人力制御ライン２１６を縛つ
。図面では、それぞれの動作において必要とされるビッ
ト数も各ラインと一緒に示しである。アドレス生成ユニ
ット２０４は２７ピツトのアドレスを生成する。また、
バッファ・ユニット２０８は１４４ビツトのカドワード
（ｑｕａｄｗｏｒｄ）を受け取るように設計されている
。

第８図に示すＣＰＵポート２２０はストア嚢ポートとし
て構成されており、ＰＬＡＴ２２２、アドレス争リクエ
スト論理ユニット２２４、ＣＰＵ論理ユニット２２６、
データ・バッファ２２８、そしてローカル記憶域２３０
を持つ。ここでも、ＰＬＡＴは、Ｃ６０−カル出力匍Ｉ
御ライン２３２、Ｃ１グローバル入力制御ライン２３４
、Ｃ２０−カル入力制御ライン２３６を持つ。さらに、
ＰＬＡＴは、有効ストア（Ｖ／Ｓ）ライン２３８を持つ
。バッファ２２８は、１４４ピツトのカドワードを扱う
ように設計されている。有効ストア・ライン２５８はＰ
ＬＡＴ２２２に入力されるので、ポートがストア・リク
エストを出すときに、ＰＬＡＴにて有効ストア状態が判
別され得る。

第９図には、ＰＬＡＴ３００の論理動作が示されている
。Ｃ６０−カル出力バス３０２はスイッチング・ゲート
・システム３０４から始まる一方、Ｃ２０−カル入力制
御バス３０６はゲート３０８に接続され、かつＣ１グロ
ーバル制御バス３１０はゲート３１２に接続される。Ｃ
ＰＵ３２０はアドレス生成機構３２２を持つ。該機構５
２２は、アドレス・バス６２４を介して区画キャッシュ
へ、そしてバス３２６を介してＰＬＡＴへ、アドレスを
送る。アドレスは比較器３２８へ送られる。比較の結果
、ヒツトはライン３３０を経てゲート・ユニット３０８
へ記録される一方、ミスはライン３３２を経てゲート・
ユニット３１２へ記録される。ＰＬＡＴにおけるミスと
ヒツトのどちらが記録されるかに応じて、Ｃ１ライン６
１０ヘゲローバル制御信号が送られたり、あ゛るいはＰ
ＬＡＴの見つけた区画メモリの中の場所を示すＣ２０−
カル制御信号がライン３０６へ送られたりする。

通常の動作時、ＣＰＵ５２０はアドレス生成ノ・−ドウ
エア５２２を起動して、出力アドレス・バス５２４に要
求アドレスを出させる。同時Ｇて、アドレスはＰＬＡＴ
３００に送られ、そのクラスで一致する１以上のアドレ
スがＰＬＡＴアレイから読み取られる。アドレスの残り
の高位ピットは、各ＰＬＡＴ組連想エントリと比べられ
る。

ＰＬＡＴヒツトが生じた場合、ＰＬＡＴの区画識別子ア
レイ・フィールドに記憶されている８ピツトのうちの１
つが、０２制御バス３０６の８個のポジションのうちの
対応する１つへ出力される。

これによって、指定されたキャッシュ区画へのローカル
・リクエストであることが表示される。

ＰＬＡＴミスが生じた場合、バス３１０上の単一ビット
の０１グローバル・リクエスト・ラインが立ち上げられ
る。ＰＬＡＴミスの場合、要求アドレスとＣ５制御バス
３０２にのって返されろ区画識別子とを記憶するための
ゲートの活動も開始されろ。このようにして、グローバ
ル・リクエストに応答して、ＰＬＡＴの中に新しいエン
トリが作られる。ＰＬＡＴの中のこの新しいストアーエ
ントリの生成は、新規ストア・ボックス３３４がライン
３５２からミス表示を受け取るときに行われる。このと
き、ボックス３３４は、バス３２４かも受け取るアドレ
スをＰＬＡＴ３００のアドレス・アレイへ配置すること
ができる。

一般に、ＰＬＡＴアレイ６００は、組連想式アレイであ
る。多重セント、つまり七ツトＡ１セットＢ等にお−・
で、それぞれ一致アドレスの有無が調ヘラレル。ＰＬＡ
Ｔのセットのコンパートメントの各々は、出力ゲート６
０８、アドレス比較器６２８、グローバル帝ゲート３１
２、入力ゲート３０４．３３４のセットをす史自に持っ
ている。あるＰＬＡＴサイクルではただ１つの一致アド
レスがヒツトし得るように、ゲート５０８の出力同士に
ＯＲ操作が施される。同様に、各セットのゲート３１２
からの出力６１０は組み合わされて、単一の０１リクエ
スト・ラインを形成する。この場合、グローバル・リク
エストＣ１がバス３１０へ出される前にすべての組連想
比較器からミスが発生しなければならないわけであるか
ら、出力３１０同士にＡＮＤ操作が施される。ＰＬＡＴ
の入力側では、アドレス・バス６２６と制御バス３０２
が、新たなＰＬＡＴエントリが生成される際のＬＲＵ論
理により決定される通りに、組連想コンパートメントの
うちの任意の１つへ、セットＡまたは七ツ）Ｂへといっ
た具合に、ゲーティングされる。

第１０図は、命令を扱５ＰＬＡＴデザイン用に使い得る
タイプのＰ　ＬＡＴエントリ・データ・フィールドを示
す。アドレス・フィールド４００はアドレスを含み、区
画識別子４０２は該アドレスを持つキャッシュの区画を
示す。制御フィールド４０４の中には、有効ビット・フ
ィールド４０６と、パリティその他の制御機能のための
フィールド４０８がある。

第１１図は、データ１タイプＰＬＡＴ用に使い得るタイ
プのＰ　ＬＡＴエントリを示す。区画識別子４０２とと
もにアドレス・フィールド４００が備えられている。し
かし、制御フィールド４１２は少しばかり異なって（・
る。有効ピット−エントリ４０６の他に、有効ストア（
Ｖ／Ｓ　）ビット４１４が備わっている。さらに、前記
のようなパリティその他の制卸機能用のフィールド４１
６がある。

第１０図と第１１図に示されるＰＬＡＴタイプは、ロー
カル・キャッシュ（ＬＯ）の形をとることもある拡張Ｃ
ＰＵバッファが存在する場合にあり得る動作を意図して
いる。この場合、ＰＬＡＴとローカル・キャッシュ用の
ディレクトリが並列に動作し得る。アドレス生成機能が
発生した後、アドレスは、アドレス・リクエスト・バス
、ＰＬＡＴ、ローカル・キャッシュのディレクトリ、お
よびローカルｅキャッシュ・アレイへ送うれる。

ローカル−キャッシュ・ディレクトリにおいてヒントす
ると、データがローカル・キャッシュ争アレイから関連
する中央処理エレメントへ送られるので、他のアドレス
・バスは無視される。ローカル・キャッシュ・ディレク
トリにおいてミスしてもＰＬＡＴにおいてヒツトすれば
、Ｌ１区画キャッシュへローカル・リクエストが出され
る。ローカル・キャッシュ・ディレクトリ・ミスとＰＬ
ＡＴミスが重なると、区画キャッシュに対してグローバ
ル・リクエストが出される。

第１０図と第１１図に示したＰＬＡＴエントリの２つの
タイプの相違点は、データ・タイプＰＬＡＴエントリに
おいて有効ストア・ビットがあることである。このビッ
トは、グローバル、１．１クエストの後で、データータ
イプＰＬＡＴの中で新しいエントリが生成されるときに
オンにセットされる。このとき、記憶間合せ動作が区画
キャッシュ・ディレクトリで実行される。この動作には
、記憶キー、有効ビット、排他ビット、キャッシュにお
ける他の機能のテストが関係する。このテストが肯定的
ならば、区画キャッシュ・ディレクトリの中の有効記憶
ビットがデータ・タイプＰＬＡＴの新しいエントリに対
応してオンにセットされ、そうでなげればオフにセット
される。その区画キヤツシュ・ラインに対する後続の記
憶リクエストは、ＰＬＡＴにおいて該エンドｌ）が有効
である間、単一サイクル記憶として実行されろ。かかる
記憶はローカル記憶リクエストとして区画キャッシュへ
転送される。区画キャッシュへの無効な発令は、関連す
るＰＬＡＴにも出されることに注意されたい。

第１２Ａ、１２Ｂ図には、区画キャッシュがその制御お
よびデータ・フローのバスとともに示されている。ディ
レクトリ区画５００は、そのメモリ・ロケーンヨンのス
タックとともにテされている単一キャッシュ・アレイ区
画５０２と関連している。キャッシュ・プライオリティ
拳ゲート５０４には、第４Ａ図にも示されるＣ２０−カ
ル制御バス５０６と０１グロ一バル１ｌＩＮハス人力５
０８が接続される。プライオリティ論理５０４の出力は
、ＯＲゲート５１０．５１２、そして読込ゲート５１４
、書出ゲート５１６へ供給される。アドレス・バスｅス
イッチ５１８は、プライオリティ論理５０４から入力を
受け取り、アドレスをキャッシュ・アレイ区画５０２へ
向げる。ＯＲゲート５１０の出力は書出ゲート選択バス
５２０へ送られ、ＯＲゲート５１２の出力は読込ゲート
選択バス５２２へ送られる。ＯＲゲート５１０はディレ
クトＩＪ　５００からの入力５６０を受け取り、ＯＲゲ
ート５１２はディレクトリ５００かもの入力５５８を受
け取る。

キャッシュ・ディレクトリ５００は、アドレス・バス・
スイッチ５４２を通して入力アドレス・バス６０Ｂと接
続されて℃・る。アドレス・バス・スイッチ５４２は、
Ｃ１グローバル制御バス５０８を入力とするプライオリ
ティ・ゲート５４４によって制御される。プライオリテ
ィ・ゲート５４４は、ゲート５４８へもその出力を送る
。ゲート５４８は、関連するＰＬＡＴに接続されている
Ｃ３０−カル・バス５５０のための入力制御信号を送る
。キャッシュ・ディレクトリ・アレイ５１３０の出力は
、データ出力バス５５２、および論理ユニノ）５５４．
５５６への入力によって構成される。ユニット５５４．
５５６は、それぞれ有効読込出力バス５５８、有効書出
出力バス５６０へ信号を送る。

キャッシュ区画５０２の動作を説明すると、プライオリ
ティ論理ユニット５０４は、制御バス人力５０６．５０
８の信号を受け取る。０２制御人力５０６に基づいてロ
ーカル・リクエストであるとの判断がなされると、アド
レス・スイッチ５１８によって、６個のアドレスのうち
の１個がアドレス・バスからキャッシュ・アレイヘスイ
ツチされる。読込動作の場合はバス選択制御ライン５′
５０によって、また書込動作の場合はバス選択ライン５
３２によって、選択されたアドレスに対応するデータ・
バスも選択される。読込ゲート選択ライン５２２または
書出ゲート選択ライン５２　’０の活動も、ローカル読
込および書出リクエストについてプライオリティ論理に
よって開始される。このように、キャッシュ・ディレク
トリを使わないで、キャッシュ区画は単一サイクルのス
トアまたはフェッチ動作を実行できる。フェッチ動作の
場合、第２のクロックやサイクル−キャッシュ動作を用
いて、リクエストされたデータを要求中央プコセソサ・
エレメントへ転送する。ストア動作の場合、第２のキャ
ッシュ・サイクルは必要ない。

グローバル・リクエストであると判断されると、ディレ
クトリ５００とキャッシュ・アレイのプライオリティ論
理５４４が、スイッチ５４２を使って共通アドレスを選
択し、かつスイッチする。同様に、キャッシュ・アレイ
は、前記のよう江スイッチ５１８を使って対応するアド
レス・バスを選択する。しかし、この場合、読込ゲート
制御ライン５２２や書出ゲート制御ライン５２０をアク
ティブにすることはない。その代り、これらのラインは
、ディレクトリ５００の比較論理５５６とテスト論理５
５４によってアクティブにされる。グローバルの場合、
有効読込ライン５５８によって、選択されたデータ・バ
スへの選択された読込ゲートの活動が開始される。有効
書出ライン５６０によって選択された書出ゲートの活動
が開始されるので、キャッシュ・アレイ５０２が続くサ
イクルにおいてストア動作を実行先得る。このように、
グローバル・リクエストの場合、キャッシュ動作の第１
サイクルでは、フェッチについてはアレイ・アクセスと
データ・バス・スイッチが行われ、ストア・リクエスト
については記憶間合せ機能が実行される。キャッシュ動
作の第２サイクル目では、フェッチの場合はリクエスト
されたデータが転送され、ストア・リクエストの場合は
キャッシュ・アレイ５０２が循環（サイクル）される。

グローバル・リクエストの場合、区画識別子と有効スト
ア・ラインの生成はゲート５４８によって可能となり、
これらは新しいＰＬＡＴエントリを更新するためにＣ３
バスで返される。

グローバル・リクエストのプライオリティは、他のどん
なローカル・リクエストよりも高い。グローバル・リク
エストとローカル−リクエストの両者についてのプライ
オリティは、ボート・ポジションの所定のシーケンスに
よって決まる。

簡単のため、小さなＰＬＡＴアレイが第１６図に示され
ている。各エントリに第１０．１１図で説明した内容を
入れた状態で、８個のエントリを記憶することができる
。キャッシュ・アレイの用語を使うと、このアレイは８
個の一致りラス拳アドレス・ポジションを持ち、そして
１組の連想性（ａｓｓｏｃｉａｔｉｖｉｔｙ）　、セッ
トＡを持つ。このアレイは、（８×１）の次元を持つ。

より大きなＰＬＡＴは、第１３図のコンポーネントを複
製スルことにより構成することができる。水平方向に複
製する度に、８個のエントリが追加され、１セツトが追
加される。セットＢの追加時には（８Ｘ２）となり、セ
ットＣの追加時は（８Ｘ３）になる。

別の方法では、垂直方向に複製する度に、８個のエント
リが追加される。したがって、一致クラス・アドレスが
８ずつ増えるものの連想性は単一セット、セントＡのま
まである。このようなアレイの次元は、（１６×１）と
なる。例えば、エントリの最適数が３２であると決まれ
ば、ＰＬＡＴアレイの配列は、（８Ｘ４）、（１６Ｘ２
）、または（３２Ｘ１）とすることができる。Ｐ　ＬＡ
Ｔの選ばれた配列が何であれ、必要な比較器（第１３図
で言えば比較器６３６）の数は、セット連想性の数に等
しい。つまり、１セツトにつき１個である。

第１３図にさらに触れると、アドレス生成器６００の出
力は復号された組となってアドレス・ライン６０２を経
てＰＬＡＴへ渡されるが、復号されるラインの数は一致
クラスの数てよって決まる。

一致クラス選択ラインを復号するのに用いるアドレス・
ビットは、区画Ｌ１キャッシュのライン・サイズで決ま
り、それは、第５図のＬ１ディレクトリ・アドレス・バ
ス６０Ｂをアドレスするのに通常用いられるアドレスの
最下位ビット側の部分である。一致クラス数が８である
ＰＬＡＴの場合、下位６桁のビットが８本の一致クラス
選択ラインの復号に使われる。一致クラス１６の場合は
下位４桁のビットである。生成アドレスがＡＧＥＮ加算
器から得られる場合、復号動作が必要になる符号化され
た形ではな（て、復号された形である一致クラス選択バ
ス６０２を直接生成するようにしてもよい。

第１３図と第５図を参照して、ＰＬＡＴの働きを説明し
よう。アドレス生成器６００は、リクエスト対象のアド
レス６６４を生成し、そのビットのあるものを、キャッ
シュ・アドレス生成器６０Ａを介してキャッシュへ、デ
ィレクトリ・アドレス・バス６０Ｂを介してディレクト
リへ、そしてアドレス比較回路６３６へ送る。また、こ
れと並行して、アドレス生成器６００は、ＰＬＡＴに向
けて８ピット一致ライン選択バス６０２にも出力する。

要求アドレスが何であれ、バス６０２の８本のラインの
うちの１本だけがアクティブである。

アクティブなラインに応じて、ＰＬＡＴエンドす６０４
．６０６．６０８．６１０．６１２．６１４．６１６ま
たは６１８から、８個のアドレスのうちの１個だけが比
較回路６３６へ至る共通バス６６２にゲートされる。ゲ
ート６２０．６２２．６２４．６２６．６２８．６３０
．６３２、または６３４は、アドレス拳ゲーティングを
実行する。

生成されたアドレス６６４と選択されたアドレス６６２
を比較した結果、両者が等しければ、出力ライン６４０
にポジティブなヒツト信号が出力される。次（・で、ラ
イン６４０の信号は、ゲート６４２．６４４．６４６．
６４８．６５０．６５２．６５４、そして６５６へ送ら
れて一致ライン選択バス６０２と組み合わされ、ＰＬＡ
Ｔエントリ６０４．６０６．６０８．６１０．６１２．
６１４．６１６、または６１８の区画Ｉ／Ｄフィールド
のうちの１つを共通バス６６０へ出力させる。バス６６
０の信号は第４Ａ、４Ｂ、４Ｃ，４Ｄ図の制御バス６４
のローカル人力Ｃ２コンポーネントの１つとして、区画
キャッシュへ送られる。比較回路６３６での比較結果が
イコールでないことを示す場合は、Ｃ１グローバル−リ
クエスト・バスニミス信号６３８が出される。信号６６
８は第４Ａ。

４Ｂ、４Ｃ，４Ｄ図の制御バス６２のグローバル入力Ｃ
１コンポーネントの１つとして、区画キャッシュおよび
ディレクトリへ送られる。

第１４図のＰＬＡＴは第１６図の変形例であり、命令ま
たはデータ・オペランド用の７エツチ・ポートとして割
り当てられるＣＰＵポートにおいて使用される。この例
では、アドレス・フィールドに加えて有効ビットが、Ｐ
ＬＡＴエントリ６０４ないし６１８から共通バス６６２
へ、ゲート６２０ないしろ３４を経て出力される。比較
回路６６６によって、前記のようなアドレス比較の実行
に比えて、有効ピット入力ラインの吟味が行われる。

有効ビットがイエス、つまり有効（キャッシュの取決め
では、普通、アップ、つまり１の状態が無効を示すのに
使われ、ダウン、つまり０の状態が有効を示すのに使わ
れる）ならば、比較回路６３６は、前記のようなアドレ
ス比較動作に基づいて、ヒツトを判別したらライン６４
０へ出力し、ミスを判別したらライン６３４へ出力する
。有効ビットがノー（無効）ならば、ミス・ライン６３
８への出力が強制されて、アドレス比較動作は無視され
る。

ＰＬＡＴで新しいエントリが作られるときはいつも、有
効ビットがイエス（ゼロ状態）にセットされる。しかし
、通常のＣＰＵ処理事象に際し、ＬＲＵ論理によってＰ
　ＬＡＴからエントリをエージングするのに先立って、
エントリを無効にセットすることが必要になり得る。そ
のような事象の例として、新たなキャッシュ・ラインが
区画し１キヤツシユに取シ入れられる場合がある。この
とき、ＰＬＡＴＯ中の古いラインを参照するどのエン）
　ＩＪにも無効の印がつけられる。また、マルチＣＰＵ
環境に訃いて、あるＣＰＵが別のＣＰＵに対しであるキ
ャッシュ・ラインを無効にするよう求めることは普通で
ある。この場合、ＰＬＡＴの中のどのエントリにも無効
の印がつけられる。ＰＬＡＴエントリを無効にする必要
が生じる頻度はきわめて少ないけれど、正確性と完全性
を期す上で考慮される。

第１５図のＰＬＡＴは第１３図の別の変形例であシ、デ
ータ・オペランド用のストア・ポートとして割探当てら
れるＣＰＵポートにおいて使用される。この例では、有
効ピッ）（Ｖ）と有効ストア・ピッ）（Ｖ／Ｓ）の両方
が、ＰＬＡＴエントリから比較回路６３６へ向けてゲー
ティングされる。この場合、ライン６４０にヒツト状態
、判別信号が出される前に、有効状態と有効ストア状態
がともに存在しなげればならない。有効状態または有効
記憶（ストア）状態の一方が存在１−ないと、ここでも
ミス・ライン６３８への出力が強制されて、アドレス比
較は無視される。Ｐ　ＬＡＴミスのために新しいエント
リが作られるときはいつも、記憶間合せ動作がＬ１ディ
レクトリにて行われる。

このテスト結果がポジティブならば、有効記憶状態がＰ
ＬＡＴエントリに記録される。後続のストア・リクエス
トの結果ライン６４０にＰＬＡＴヒツト信号が送られ、
かつディレクトリ内で記憶間合せ動作が必要とされない
。

通常のキャッシュ動作では、Ｌ１キャッシュに有効なり
一ド・オンリー０データ０ラインを持つとともに、ＰＬ
ＡＴＯ中に該ラインに対応する有効エントリを持つこと
は珍しくない。Ｌ１キャッシュによってラインの「リー
ド・オンリー」リクエストが行われていたならば、記憶
間合せテストの結果はネガティブとなり、ＰＬＡＴＯ中
の対応エントリにおいて無効記憶状態がセットされよう
。

そして、該ラインに対する後続のストア・リクエストは
ＰＬＡＴミスを招き、Ｌｌディレクトリのグローバル・
リクエストを引き起こすであろう。

続いてリード・オンリー状態が判別され、Ｌｌ”Ｆヤツ
／ユ制飢により、第１図のＳＣＥエレメントから記憶特
権（ｓｔｏｒａｇｅ−ｐｒｉｖｉｌｅｇｅ）状態がリク
エストされるだろう。結局記憶特権が許されると、記憶
特権状態がＬ１ディレクトリに記録筒れる。すると、該
ラインに対する後続のストア・リクエストにおいて、記
憶間合せテストの結果はポジティブになり、ＰＬＡＴエ
ントリにおいて有効ストアの標識がセントされる。

第１６図は、この区画キャッシュの、特殊なフォールト
・トレラントの特徴を示している。この特徴によれば、
システムの停止やコンピュータのユーザー（・て対する
サービスの中断を避けつつ、キヤツシユ・データ・アレ
イおよびディレクトリのコンポーネントの大きな故障を
許容する。かかる故障は、修理がなされるまでの間、キ
ャッシュ・サブ／ステムのパフォーマンスの低下を招く
。例えば、ディレクトリ・エレメント全体が故障したり
（チップ・キルと呼ばれる）、あるキャッシュ区画に関
連する１以上のデータ・チップが故障することがある。

こういった場合、故障した区画はキャッシュ・サブシス
テムから論理的に外されるので、８個の区画を持つキャ
ッシュにあってはキャッシュ容量の１２，５％のロスを
招く。（キャッシュ容量の１２．５％が失われても、サ
ービスが１２．５％低下することにはつながらないこと
：て注意されたい。容量の関数としてのキャッシュ・パ
フォーマンスの性質によシ、実質的にはより小さなパー
セントのサービス低下を招く。）修理に先立ってかかる
大きな故障が再び生じると、別の区画のロスを招き、キ
ャッシュ容量は合わせて２５％減少する。現在のキャッ
シュ・サブシステムでは、上記ケースにおいて、修理が
完了するまで、ｃＰＵの完全な機能は失われたままであ
る。多くのユーザーにとって、クリティカルな動作期間
に際してのパフォーマンスのわずかなロスは許容できて
も、コンピュータの停止は重大な結果を招くので許容で
きない。

フォールト・トレランスの基ａば、、ｂる特定のキヤツ
シユ・ラインに関連するキャッシュ・データが単一のキ
ャッシュ区画中に完全に含まれており、かつそのアドレ
ス制御情報が単一チップ上にあシ得る単一ディレクトリ
・エレメント内に完全に含まれることである。そして、
ストア・スルー（ｓｔｏｒｅ−ｔｈｒｏｕｇｈ）Ｌ１キ
ャッシュも用いられる。この結果、記憶階層の少なくと
も１つ上のレベルにおいて、Ｌ１キャッシュの全データ
の有効なコピーが備えられる。したがって、前記のよう
な大きな障害が起きると、ハードウェアが故障を検出し
、故障した区画を切り離すけれども、データは全く失わ
れない。実際、故障して切り離された区画に常駐してい
たデータは、プロセッサの要請に応じてＬ２からＬｌへ
再フェツチされる。その際、まだ機能している異なるキ
ャッシュ区画へ再フェツチされる。要するに、故障した
区画の中のデータは、ＣＰＵにとって、Ｌ１ミスの際に
フェッチしなければならない非常駐キャッシュ・データ
と全く同じに見える。

第１６図には、フォールト・トレラント機構の動作が示
されている。キャッシュ拳トランザクションのすべてに
際して、ハードウェア故障テスト論理４０はアクティブ
である。これには普通、例えばアドレス、データおよび
制御バス３６，３９のパリティ・チェックが含まれる。

無効区画表示レジスタ７０２が備えられている。該レジ
スタは８ビツトを記憶し、その各々が８個のキャッシュ
区画の１つに対応している。大きな故障が生じた場合、
故障テスト・ハードウェア４０は、入カバスフ００を使
って、無効区画表示レジスタ７０２の中の対応するビッ
トをオンにセットする。また、ＬＲＵ論理・テーブル７
０８も備えられている。

普通の事象では、ＬＲＵ論理７０８はキャッシュ・アド
レス・バス６０Ａ１キヤツシユ制御バスＣ２（６４）、
Ｃ２（６４）をモニターし、最新のＬＲＵアレイ７１２
を維持する。Ｃ２制御バスは、ローカル拳キャッシュ参
照について、アクティブな、アクセスされた区画番号を
指示する。一方、Ｃ３ｆｌ＋制御バスは、グローバル争
キャッシュ参照について、アクティブな、応答区画番号
を指示する。

このアレイ７１２ば、キャッシュ′５４とディレクトリ
６８の一致クラス毎に符号化されたエントリを１つ記憶
する。要するに、ＬＲＵアレイ７１２の各エントリは、
次回キャッシュ倫ミスが生じた場合に新しいラインを記
憶するのに使うことになる区画のポインタ、あるいは区
画番号を記憶する。

ＬＲＵアレイの中に現在のＬＲＵエントリを維持するた
めに、通常の区画ＬＲＵアルゴリズムを使うこともでき
る。また、ＬＲＵ論理７０８は、バス７０４を使って無
効区画表示レジスタ７０２の内容もモニターする。レジ
スタ７０２の何れかのビットがオンにセットされると、
該ビットは、ＬＲＵ論理７０８に対するオーバーライド
として作用し、無効区画はＬＲＵアレイ７１２への入力
として選択されなくなる。むしろ、ＬＲＵ７０８が、レ
ジスタ７０２の中の有効区画表示に基づいて、アレイ７
１２に対するＬＲＵエントリを選択する。

Ｌ１キャッシュ・ミスが生じるときは、いつでも、要求
するアドレスがバス７１４を経てＬ　Ｐ、　Ｕアレイ７
１２へ送られる。ＬＲＵアレイ７１２’ａｓ　５求アド
レスの一致クラスに対応する区画番号をバス７１６にロ
ードする。これは、ライン・フェッチ・バッファ１１０
に送られ、区画番号（ＰＮ）レジスタ７２０に記憶され
る。要求アドレスはバッファ１１０へも送られ、アドレ
ス・レジスタ（ＡＲ）７２４に記憶される。新たなライ
ン・フェッチは、Ｌ２からバス１１２を経てバッファ１
１０へ送られ、バッファ７２６に記憶さルる。ライン・
フェッチ動作に続いてライン・プツト・アウェイ動作が
廚われる。ここでは、キャッシュ・リクエスト・アドレ
スＡ６がバス６０に出力され、復号器７２２が区画識別
をバス６４に出力する。

また、第２図および第１６図のストア・バス・ボートＮ
に、ライン・データが供給さ九る。

第１６図のハードウェアは、故障が修理されるまで、故
障区画に将来性たなキャラツユ・データが割り当てられ
ることのないよう、これを切り離す。修理動作（アクシ
ョン）の発生時間はユーザーの都合に合わせて選択され
る。このとき、無効区画指示レジスタ７０２の内容が有
効状態へ戻される。また、故障発生検出時、あるノ・ウ
スキーピング・タスクが理解される。これらには、ライ
ン７１８で、ＬＲＵアレイのスキャンの結果、無効区画
表示レジスタ７０２の新たな値に基づいて任意の無効エ
ントリをリセットすることが含まれる。

また、どの区画標識も故障区画を指さないように、そし
てレジスタ７０２によって決まるようにアドレス・バス
６ＯＡ、６０Ｂ上のアドレスが故障区画へ向かわないよ
うに、全ＰＬＡＴアレイをクリアすべきである。

本発明による区画キャッシュとＰＬＡＴの全体的な付加
的な動作の特徴をここで説明しておこう。

その１つは、大部分のストア動作が単一キャッシュ・サ
イクルで完了することである。これは、キャッシュの各
ローカル・ストア動作から記憶間合せサイクルを除去す
ることにより達成される。

記憶間合せ動作は、ＰＬＡＴミスが原因となるグローバ
ル・ストアまたはフェッチ動作において１度実行される
。このとき、ＰＬＡＴの中に新しいエントリが生成され
、有効′まンそは無効ストア・ビットが該エントリにつ
いてセットされる。続くストア・リクエストは、ＰＬＡ
Ｔの有効ストア・ビットがオンの場合、単一サイクルで
実行される。

ストア動作が単一サイクルで行われることによって、記
憶命令に必要なサイクル数が減り、命令当りの平均サイ
クル数が減るので、プロセッサの命令実行速度が向上す
る。

ライン・プツト−アウェイ動作は、中央プロセッサに対
する区画キャッシュの干渉を最小にして達成される。ラ
イン・フェッチ・バッファからのプツト・アウェイ区画
キャッシュ・ストア・サイクルは、（Ｍ個の）区画のう
ちの１つをビジーにするだけであり、その区画がその他
の点ではアイドル状態であるサイクルについてのみ活動
化される。このため、より大きなキャッシュ・ラインを
都合よく利用することが可能になυ、その結果、ミス当
りのキャッシュ命令率が向上し、かつＰＬＡＴヒツト率
も高まる。

クリティカルなキャッシュ・アクセス・バスは、すべて
の（Ｎ個の）並列動作ポートのすべてについて現在使用
可能なチップの２チツプ交差（クロッシング）の中に含
まれる。これは、Ｎ個の同時に動作するポートのそれぞ
れが、１または２アクセス・サイクルを持つことを意味
する。ライン・プツト・アウェイ動作を含むローカル・
ストアは、ストア・ブロック当り単一のサイクル・アク
セスで実行されるが、他の動作は２サイクル・アクセス
になる。現在のシングル・ポート・キャッシュ構成の下
では、ストアとフェッチの両方ともに２サイクル・アク
セスであり、１サイクル当り１動作に制限される。

高度のフォールト・トレラント構成によシ、区画キャッ
シュの可用性はさらに犬きくなる。通常のキャッシュ構
造では、ハリティ・チェックは行われるものの、エラー
訂正は行われない。キャッシュ・ラインまたはディレク
トリ−ピンに対して単一ビットのハード・エラーが生じ
た場合、修理が行われるまでさらに使われないよう該キ
ャッシュ・コンパートメントを切り離すべく、ディレク
トリの中に保持される削除ビットがハードウェア制御に
よってセットされ得る。従来のキャッシュも区画キャッ
シュも切り離される故障メカニズムを使用する。しかし
、キャッシュ全体またはディレクトリ・チップが失われ
、チップ・キルが生じると、従来型キャッシュではシス
テム障害を招く。

区画キャッシュは削除ビットの概念を削除区画へ展開し
た。したがって、チップ・キルの場合、キャッシュの１
区画が失われるが、システム障害は避けられる。

様々なデザインが可能であり、個々のキャッシュ・ポー
トやデータ・バスに関連して出力データ・ブロック優サ
イズが変化する。独立したＬＯキャッシュ構造を使用す
る中央プロセッサのデザインの用意を含めて、様々なベ
ース・キャッシュ・デザインが可能である。

Ｅ、効果 本発明によれば、同一のキャッシュに対するストアまた
はフェッチ動作を最高Ｎ個まで同時に行うことが可能に
なる。したがって、本発明のキャッシュ・メモリ・シス
テム障害工たコンピュータ・システム全体のパフォーマ
ンスが向上する。

【図面の簡単な説明】

第１図は、本発明による区画キャッシュを備えた、マル
チＣＰＵシステムの説明図である。 第２図は、本発明による区画キャッシュ・メモリの具体
例の概略図である。 第６図は、第２図に示された区画キャッシュの、キャッ
シュ・アレイ、ディレクトリ、そしてアドレス、データ
、制御バスの詳細な説明図である。 第４Ａ、４Ｂ、４Ｃ１４Ｄ図は、第２図に示される区画
キャッシュ・メモリに関連する制御バス構造体の詳細を
、左から右へ順を追って示した説明図である。 第５図は、第２図に示されるような本発明によるキャッ
シュ・メモリにおける、ディレクトリと区画構造の関係
の説明図である。 第６図は、第５図に示されるアドレス・バスからなるア
ドレス・ポートの１つの構成を示す図である。 第７図は、第２図に示される実施例のキャッシュ・メモ
リのフェッチ・ポートの１つの詳細な説明図である。 第８図は、第２図の実施例のキャッシュ・メモリのＣＰ
Ｕストア・ポートの詳細な説明図である。 第９図は、第２図に示されるキャッシュ・メモリのＰＬ
ＡＴの構造の詳細な説明図である。 第１０図は、本発明による命令タイプＰＬＡＴにおける
データ・フィールドの構造の概略的な説明図である。 第１１図は、本発明によるデータ・タイプＰＬＡＴにお
けるデータ・フィールドの構造の概略的な説明図である
。 第１２Ａ図および第１２Ｂ図は、本発明によるある区画
キャッシュ・ディレクトリと区画キャッシュ・データφ
アレイ、および単独のキャッシュ区画に関する動作を、
左から右へ順を追って示した説明図である。 第１′５図ないし第１５図は、それぞれ、本発明による
区画キャッシュ・メモリのアドレス構造の異なる具体例
を詳細に示した図である。 第１６図は、本発明による、故障区画を識別してシャッ
ト・オフするフォールト・トレラント構造の詳細な説明
図である。 出願人　　インターナシ”３ｆｙｖｍビジネス・マシー
ンズ・コー汁しくり５ン代理人　弁理士　　頓　　　宮
　　　孝　　　−（外１名） ＦＩＧ、ｊＯ 会今タイプ　ＰＬＡ丁工、−トリ Ｆ’ＩＧ。１１ テーンクイブＰＬＡＴエントリ ＦＩＧ。１２Ａ じＬＡＩへ

Claims (2)

【特許請求の範囲】
1. （１）単一メモリ複合体の中の、互いに独立してアドレ
   ッシングすることのできる、組連想式メモリのＭ（Ｍは
   ２以上の自然数）個の区画と、 上記Ｍ個の区画にアドレスを渡すＮ（ＮはＭ以下の自然
   数）本のアドレス・バスの各々の一端に位置するＮ個の
   アドレス・ポートと上記Ｍ個の区画との間のスイッチン
   グを行うアドレス・バス・スイッチ手段と、 上記Ｍ個の区画に関してデータを入出力するＮ本のデー
   タ・バスの各々の一端に位置するＮ個のデータ・ポート
   と上記Ｍ個の区画との間のスイッチングを行うデータ・
   バス・スイッチ手段と、メモリ・リクエストを受け取り
   、上記Ｍ個の中から選択すべき区画を識別するためのテ
   ーブルを備えた制御手段であつて、メモリ・リクエスト
   に応じて選択すべき区画が識別されたならば、上記アド
   レス・バス・スイッチ手段を制御して該メモリ・リクエ
   ストを該選択された区画へスイッチするとともに、上記
   データ・バス・スイッチ手段を制御して該選択された区
   画に関する入出力を選択されたデータ・バスへスイッチ
   する制御手段とからなるキャッシュ・メモリ・システム
   。
2. （２）上記制御手段は、メモリ・リクエストに応じて選
   択すべき区画が識別されなかつたならば、上記アドレス
   ・バス・スイッチ手段を制御して該メモリ・リクエスト
   を上記Ｍ個の区画全部へ導くことを特徴とする 特許請求の範囲第１項記載のキャッシュ・メモリ・シス
   テム。