[go: up one dir, main page]

JPS59213084A - バッファ記憶装置のアクセス制御方式 - Google Patents

バッファ記憶装置のアクセス制御方式

Info

Publication number
JPS59213084A
JPS59213084A JP58085351A JP8535183A JPS59213084A JP S59213084 A JPS59213084 A JP S59213084A JP 58085351 A JP58085351 A JP 58085351A JP 8535183 A JP8535183 A JP 8535183A JP S59213084 A JPS59213084 A JP S59213084A
Authority
JP
Japan
Prior art keywords
way
address
storage device
read
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58085351A
Other languages
English (en)
Other versions
JPS6215896B2 (ja
Inventor
Hirosada Tone
利根　廣貞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58085351A priority Critical patent/JPS59213084A/ja
Priority to EP19840303047 priority patent/EP0125855B1/en
Priority to CA000453619A priority patent/CA1218753A/en
Priority to DE8484303047T priority patent/DE3485487D1/de
Priority to KR8402493A priority patent/KR890003688B1/ko
Priority to AU27887/84A priority patent/AU551435B2/en
Priority to ES532492A priority patent/ES8503868A1/es
Priority to BR8402299A priority patent/BR8402299A/pt
Publication of JPS59213084A publication Critical patent/JPS59213084A/ja
Publication of JPS6215896B2 publication Critical patent/JPS6215896B2/ja
Priority to US07/423,588 priority patent/US5097414A/en
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 主記憶装置とバッファ記憶装置の２階層で構成されるメ
モリシステムを有し、且つパイプライン処理を行うデー
タ処理システムにおいて、データ処理装置等からのスト
アアクセスを行う時のバッファストア制御方式に関す。
（′ｂ）技術の背景 本発明の対象となるバッファ記憶装置はタグ部（ＴＡＧ
　）とデータ部（ＤＡＴＡ）とから成り、それぞれ複数
個のウェイで構成されている。
又、各タグ部及びデータ部はストア又は転送の単位であ
漁る複数のブロックから成っており、タグ部にはそれぞ
れのブロックに対応して、該ブロックの有効性（主記憶
装置よりデータが転送さ〃れていて、書き込み動作がで
きることを示す）を示すハリッドビソトを持っている。
主記憶装置とへソファ記憶装置との２階層で構成される
メモリシステムを有するデータ処理システムでは、メモ
リアクセスを行う時、先ずバッファ記憶装置に該当アド
レスのデータが有るがどうかを、上記タグ部をウェイ単
位で検索（アドレスの一致を見る）し、どのウェイがら
も該当アドレスの一致が得られない時は、該バッファ記
憶装置には求めるデータが存在しないことになるので、
主記憶装置から当該アドレスのデータを読み取り、上記
バッファ記憶装置に転送し、以後はバッファ記憶装置に
対してメモリアクセスを行うよう制御されるのが一般的
である。
然し、ストアスル一方式のバッファストア制御方式では
、主記憶装置へのストアアクセスを行う時、該ストアア
クセスのアドレスブロックが前記バッファ記憶装置に有
る場合、該バッファ記憶装置に対しても同時にストアア
クセスを行い、無い場合には該バッファ記憶装置に対す
るストアアクセスを行わないで、主記憶装置に対しての
みストアアクセスを行うよう制御される。
このようなバッファ記憶装置に対して、パイプライン処
理を行うデータ処理装置がストアアクセスを連続して行
うと、後続命令によるフェッチ動作と上記ストア動作と
が重なり、結果的には後続命令のフェッチ動作が待たさ
れ、ロスサイクルの発生となり、システム全体の処理能
力を低下させることになるので、効果的な制御方式の提
供が望まれていた。
（Ｃ）　　従来技術と問題点 バッファ記憶装置（以下Ｈ５Ｂという）を持つデータ処
理装置においては、ｌｌ５Ｂへのストアオペレーション
は、先ずストアすべきアドレスがＨＳＢ上に有るか否か
を調べ、有った場合に実際の書き込みを行う手順を採っ
ている。
第１図がＨＳＢに対するストアオペレーションに関連す
る部分をブロック図で示したものであり、第２図がスト
アオペレーションのタイムチャートをブロック図と対応
させて示したものである。図面において、ｌは有効アド
レスレジスフ（ＥＡＲ）でデータ処理装置内の命令ユニ
ット（図示せず）からの命令フェッチ、オペランドフェ
ッチのアドレスを受は取るレジスタ、２はバッファ記憶
装置（ＩＩｓＢ　）　、　２１はｊｌｓＢ　２のタグ部
、２２はＨＳＢ　２のデータ部、２３は比較器（Ｃ：　
）　、　２４はエンコーダ、２５はウェイナンバーレジ
スタ（ＷＮＲ）　、　３はＢ２　ＲＥＧ。
４はオペランドアドレスポー）　（ＯＰＡＰ）である。
ストアオペレーションでは、先ずストアアドレスでＨＳ
Ｂ　２の読み出しを行い、ストアアドレスがＨＳＢ　２
上に有るか否かを調べることが実行される。
この時、ストアアドレスは第１図の有効アドレスレジス
タ（ＥＡＲ）　ｌにセントされ、その内ＨＳＢ　２のブ
ロックアドレスに相当するビット２０〜２５でＨＳＢ２
のタグ部２１の内容を読み出す。タグ部２１には、その
内容が有効か否かを示す有効ビン）　（Ｖビット）と該
ブロックデータの上位アドレスピント８〜１９が登録さ
れている。上記有効ピッｌ−（Ｖビット）がオンであれ
ば、上位アドレスビット８〜１９と有効アドレスレジス
タ（ＥＡＲ）１　のピント８〜１９を比較器（Ｃ）２３
で比較することにより、ストアアドレスが）ＩＳＢ　２
内に有るが否かが判る。比較器（Ｃ”）　２３で一致し
たものが有れば、そのウェイ番号をエンコーダ２４でエ
ンコードして、ウェイナンバーレジスタ（ＷＮＲ）　２
５に蓄積しておき、実際の書き込み動作時に、書き込む
ウェイ番号を指定する際に用いられる。・ 第１図を参照しながら第２図で示したストアオペレーシ
ョンのタイムチャートについて説明する。
先ず、有効アドレスレジスフ（ＥＡＲ）　ｌにストアア
ドレスをセントする為のプライオリティ　（）々イブラ
インを使用する優先順位を示す）　Ｐｏｐ　ｆｃｈが立
てられる。この後Ｂｌ　（バッファ１　）　、　Ｂ２　
（）＼・ノファ２）の２サイクルでｌｌ５Ｂ　２のタグ
部２１が読み出され、Ｂ２サイクルの終わりでウェイナ
ンバーレジスタ（ＷＮＲ）２５がセットされる。有効ア
ドレスレジスタ（ＥＡＲ）　１のアドレスは、Ｂ２サイ
クルでＢ２　ＲＥＧ　３にセントされ、Ｒサイクルでオ
ペランドアドレスポート（ＯＰＡＰ）　４に保存される
。ＨＳＢ　２への書き込むを行う場合には、Ｐｏｐｓｔ
が立てられ、書き込みアドレスがオペランドアドレスポ
ー１−　（ＯＰＡＰ）　４から有効アドレスレジスタ（
ＥＡＩ？　）■にセントされ、ウェイナンバーレジスタ
（ＷＮＲ）２５で指定された）ＩＳＢ　２のデータ部２
２の該当ウェイにある当該ブロックにデータが書き込ま
れる。
このようなストアオペレーションが連続した場合、）Ｉ
ｓＢ　２に対する有効アドレスレジスタ（ＥＡＲ）１は
１つしか無い為、前記プライオリティＰｏｐｆｃｈとＰ
ｏｐｓｔが重なった時は、第３図（１）のタイムチャー
トで示したように、後続命令のＰｏｐｆｃｈが待たされ
ることとなる。従ってロスサイクルが発生し、データ処
理装置の処理能力がダウンする問題があった。本発明は
第３図（２）で示したタイムチャートのように、Ｐｏｐ
　ｆｃｈとＰＣｌｓｔを同時に処理し、前の命令のＰｏ
ｐｓｔによる後続命令のＰｏｐ　ｆｃｈの遅れを無くす
ようにしようとするものである。
１ｄｌ　　発明の目的 本発明は上記従来の欠点に鑑み、へソファ記憶装置に対
する読み取り動作と書き込み動作とが重なった場合に、
読み取り動作の遅れを無くする方式を提供することを目
的とするものである。
１８）　　発明の構成 そしてこの目的は、本発明によれば− ４１１複数のウェイから成るバッファ記憶装置と主記憶
装置とを有するデータ処理システムにおいて、該バッフ
ァ記憶装置のアドレス情報を保持するタグ部とデータを
保持するデータ部のアクセス機構を独立にし、然もデー
タ部においては各ウェイ毎に、複数のアドレスバスから
１つを選択できるように構成し、読み出しアクセスのア
ドレスと書き込みアクセスのアドレスを、ウェイ毎に選
択できるように構成することにより、同一のマシンサイ
クル内で読み出し動作と書き込み動作とを同時に実行し
、該読み出しアクセスと書き込みアクセスとが同じウェ
イに重なった場合のみ、読み出しアクセスを再度実行す
るように制御する方法１２）　　（１１項記載のへソフ
ァストア制御方式において、ストアスル一方式のパ・／
ファストア制御を行う場合、ストアアクセスを行うウェ
イが該バッファ記憶装置に存在しない時は、読み出しア
クセスを無条件に許容するよう制御する方法 を提供することによって達成され、バッファ記憶装置に
対する読み取り動作と書き込み動作とが重なっても、ア
クセスするウェイが一致しない限り同時アクセスができ
るので、データ処理システムの処理能力を向上させるこ
とができる。
（ｆｌ　　発明の実施例 以下本発明を図面によって詳述する。本発明の一実施例
を第４図に示す。本図において１，２゜２Ｌ　２２．２
３．２４．２５迄は第１図で説明したものと同じである
。２８が本発明の実施に必要なセレクタ（ＳＥＬ　）で
ＨＳＢ　２のデータ部２２をアクセスするアドレスデー
タを切り替える機能を有している。
本実施例ではＨＳＢ　２のタグ部２１は有効アドレスレ
ジスタ（ＥＡＲ’）　１のビット２０〜２５でアクセス
するが、）ＩｓＢ　２のデータ部２２については、各ウ
ェイ毎に有効アドレスレジスフ（ＥＡＲ’）　１のピン
ト２０〜２５をアドレスとして使うか、オペランドアド
レスポート（ＯＰＡＰ）　４のピント２０〜２５をアド
レスとして使うか、を選択できるように構成している。
この選択回路がセレクタ（ＳＥＬ　）２Ｂであってウェ
イナンバーレジスタ（ＷＮＩ？　）２５の出力信号によ
って制御される。即ち、Ｉ（ＳＢ　２に対する書き込み
動作は、ウェイナンバーレジスタ（ｗＮＲ＞　２５で指
定されるＨＳＢ　２のデータ部２２の１ウエイのみを第
２図で説明したオペランドアドレスポート（ＯＰＡＰ）
４のビット２０〜２５でアクセスし、同時に処理される
読み出し動作は、ＨＳＢ　２のタグ部２１と、ウェイナ
ンバーレジスタ（ＷＮＲ）　２５で指定されるウェイを
除いたデータ部２２とを有効アドレスレジスフ（ＥＡＲ
）　１のビット２０〜２５によりアクセスするように制
御する。
このように制御することにより、上記書き込みウェイを
除いた他のウェイに対する読み出し動作と該書き込み動
作とが同一マシンサイクルで実行される。
本発明の他の実施例を次に説明する。第４図における論
理和回路２６．ウエイナンバーレジスクバリソドビソト
（ＷＮＲＶ）　２７．及びゲート回路２９が本実施例を
実行するのに必要な回路である。
前記実施例において、ストアスル一方式のバッファスト
ア制御を考えると、ｌｌ５Ｂ　２のタグ部２１にストア
アドレスが存在しなげれば、データ部２２に書き込みを
行う必要がないことに着目して、ウェイ０〜ウエイＦま
での比較器（Ｃ）　２３の一致信号の論理和で、ウエイ
ナンバーレジスクバリッドビソト（ＷＮＲＶ）　２７を
セントするようにし、上記一致信号が得られない時は、
ウエイナンハーレジスタハリンドビソト（ＷＮＲＶ）　
２７はオフの侭とする。このようにして得られたウエイ
ナンハーレジスタバリソドビット（ＷＮＲＶ）信号でゲ
ート回路２９を制御し、セレクタ（ＳＥＬ　）　２８の
総てが、有効アドレスレジスタ（ＥＡＲ）　１のビット
２０〜２５を選択するように制御するのである。
このように制御することにより、書き込み動作において
、ｌｌ５Ｂ　２のタグ部２１に一致するウェイが無く、
実際の書き込み動作を行う必要が無い場合には、同一マ
シンサイクルで読み出しアクセスを無条件に許容し、書
き込みを行う場合でも、ウェイが一致しない限り、書き
込み動作と読み出し動作とを同一マシンサイクルで処理
することができ、システムの処理能力を向上させること
ができる。
読み出し動作において、その読み出しアドレスがＨ５Ｂ
　２のタグ部２１に存在し、そのウェイ番号が書き込み
ウェイ番号と一致した場合には、第５図のウェイ一致検
出回路により、読み出し動作の再実行を行うように制御
する。本図において、６はウェイ番号をデコードするデ
コーダ、７は論理積回路、８は論理和回路である。
本発明によるバッファストア制御方式において、読み出
しアドレスが書き込みアドレスと一致した場合、読み出
しアドレスに関連したｌｌ５Ｂ　２の比較器（Ｃ）２３
の各ウェイ毎の一致出力ＣＯ〜ＣＦのいづれかと、第４
図におけるウェイナンバーレジスタ（ＷＮＲ）　２５を
デコードした書き込みアドレスに関連するデコーダ６の
出力と、そのウェイナンバーレジスタ（ＷＮＲ）　２５
に対するウエイナンハーレジスターバリソドビット（Ｗ
ＮＲＶ）　２７との論理積が諒理積回路７で採られて、
上記読み出しアドレスに対して、再読み出し要求信号が
作成され、読み出し動作と同時動作で書き込まれた、最
新の書き込みデータを読み出すかとができる。
＋ｇ１　　発明の効果 以上詳細に説明したように、本発明によればパイプライ
ン処理を行うデータ処理システムにおけるバッファスト
ア制御方式において、バッファ記憶装置に対する読み出
し動作と書き込み動作とを同一マシンサイクルで実行す
るように制御され、特にストアスル一方式のバッファス
トア制御方式においては、バッファ記憶装置上にストア
アドレスが存在しなければ、同じマシンサイクルで読み
出し動作を無条件に実行できるように制御し、書き込み
を行う場合でも、バッファ記憶装置のタグ部のウェイが
、読み出しアドレスのウェイと一致した場合のみ、読み
出しの再実行を行うよう制御されるので、上記データ処
理装置におけるパイプライン処理を効率的に実行でき、
システム全体の処理能力を向上させる効果がある。
【図面の簡単な説明】
第１図はバッファ記憶装置に対するストアオペレーショ
ンに関連する部分の概略をブロック図で示した図、第２
図はストアオペレーションをタイムチャートで示した図
、第３図はパイプライン処理において本発明の主旨をタ
イムチャートで説明する図、第４図は本発明の一実施例
を示す図、第５図は再読み出しを行う為のウェイ一致検
出回路を示す図である。 図面において、１は有効アドレスレジスフ（Ｅ／ＩＲ）
、２はバッファ記憶装置（Ｈ５Ｂ　）　、　２１はタグ
部、２２はデータ部、２３は比較器（Ｃ）　、　２５は
ウェイナンバーレジスタ（ＷＮＲ）　、　２７はウエイ
ナンハーレシスクハリソドビット　（ＷＮＲＶ）　、　
２８はセレクタ（ＳＥＬ　）　、　４はオペランドアド
レスボート（ＯＰＡＰ）　、　　Ｐｏｐ　ｆｃｈとＰｏ
ｐｓｔはパイプライン演算器ヲ使用する優先順位の１つ
で、オペランドフェッチとオペランドストア処理をそれ
ぞれ示す。 手続補正書（自発） 昭和　　　　年　　　　月　　　　Ｌ１５９、　６．１
１ 昭用夕２＋１　↑“Ｎ’ｌ”顧第２丈３女ｌ　じ３　　
１山　１１　　を　４　る　と Ｉ（Ｉ’ｌとの閏脩　　　　　’Ｉ’＋、＋’ｌ’出卯
人Ｉｈ　＋９１　神全用県川崎１］Ｉｌｌすｊ；■区］
、小Ｉｌｌ中１０１５番地（５２２）名（ら、富士通株
式会社 ４　代　　理　　人　　　　　住所　神全用県川崎１１
川りｌｉｊ区１：ＩＩ・Ｉｌｌ中１０１５ｒｌｆ地富士
通株式会社内 ８浦１１．の内界別紙の通り （１）明細書の発明の名称を下記の通り補正する。 「バッファ記憶装置のアクセス制御方式」（２）明細書
の特許請求の範囲の欄を下記の通り補正する０ 「データを格納するデータ部と該データに関す上記デー
タ部を、各組毎に独立して読出しアドレス又は書込みア
ドレスのいずれかを選択し、読出し又は書込み動作を行
うよう構成し。 並行して、該組のタグ部及び他の組のデータ部とタグ部
に対する読出し動作を実行可能としたことを特徴とする
バッファ記憶装置のアクセス制御方式。」

Claims (1)

    【特許請求の範囲】
  1. （１）複数のウェイから成るバッファ記憶装置と主記憶
    装置とを有するデータ処理システムにおいて、該バッフ
    ァ記憶装置のアドレス情報を保持するタグ部とデータを
    保持するデータ部のアクセス機構を独立にし、然もデー
    タ部においては各ウェイ毎に、複数のアドレスバスから
    １つを選択することができるように構成し、読み出しア
    クセスのアドレスと書き込みアクセスのアドレスを、ウ
    ェイ毎に選択できるようにすることにより、同一のマシ
    ンサイクル内で読み出し動作と書き込み動作とを同時゛
    に実行し、該読み出しアクセスと書き込みアクセスとが
    同じウェイに重なった場合のみ、読み出しアクセスを再
    度実行するように制御する御方式において、ストアスル
    一方式のバッファストア制御を行う場合、ストアアクセ
    スを行う・２イが該バッファ記憶装置に存在しない時は
    、読み出しアクセスを無条件に許容するよう制御するこ
    とを特徴とするバッファストア制御方式。
JP58085351A 1983-05-16 1983-05-16 バッファ記憶装置のアクセス制御方式 Granted JPS59213084A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP58085351A JPS59213084A (ja) 1983-05-16 1983-05-16 バッファ記憶装置のアクセス制御方式
EP19840303047 EP0125855B1 (en) 1983-05-16 1984-05-04 Buffer-storage control system
CA000453619A CA1218753A (en) 1983-05-16 1984-05-04 Buffer-storage control system
DE8484303047T DE3485487D1 (de) 1983-05-16 1984-05-04 Steuerungssystem fuer pufferspeicher.
KR8402493A KR890003688B1 (en) 1983-05-16 1984-05-09 Buffer-storage control system
AU27887/84A AU551435B2 (en) 1983-05-16 1984-05-10 Buffer-storage control system
ES532492A ES8503868A1 (es) 1983-05-16 1984-05-14 Una instalacion de control de almacenamiento intermedio en un procesador de datos
BR8402299A BR8402299A (pt) 1983-05-16 1984-05-15 Sistema de controle de armazenamento intermediario
US07/423,588 US5097414A (en) 1983-05-16 1989-10-17 Buffer-storage control system for simultaneously accessible partitions of tag and data blocks of buffer storage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58085351A JPS59213084A (ja) 1983-05-16 1983-05-16 バッファ記憶装置のアクセス制御方式

Publications (2)

Publication Number Publication Date
JPS59213084A true JPS59213084A (ja) 1984-12-01
JPS6215896B2 JPS6215896B2 (ja) 1987-04-09

Family

ID=13856259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58085351A Granted JPS59213084A (ja) 1983-05-16 1983-05-16 バッファ記憶装置のアクセス制御方式

Country Status (9)

Country Link
US (1) US5097414A (ja)
EP (1) EP0125855B1 (ja)
JP (1) JPS59213084A (ja)
KR (1) KR890003688B1 (ja)
AU (1) AU551435B2 (ja)
BR (1) BR8402299A (ja)
CA (1) CA1218753A (ja)
DE (1) DE3485487D1 (ja)
ES (1) ES8503868A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257853A (ja) * 1987-04-03 1988-10-25 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン キヤツシユ・メモリ・システム
JPH02304650A (ja) * 1989-05-19 1990-12-18 Toshiba Corp パイプライン方式のマイクロプロセッサ
JPH04130940A (ja) * 1990-09-21 1992-05-01 Nec Corp キャッシュ記憶装置
JPH04145552A (ja) * 1990-10-05 1992-05-19 Nec Corp キャッシュ記憶装置
JPH04199243A (ja) * 1990-11-26 1992-07-20 Nec Corp キャッシュ記憶装置
JPH04199242A (ja) * 1990-11-26 1992-07-20 Nec Corp キャッシュ記憶装置
JPH05143449A (ja) * 1991-11-22 1993-06-11 Fujitsu Ltd 主記憶データ書込制御方法
JP2014006807A (ja) * 2012-06-26 2014-01-16 Fujitsu Ltd 演算処理装置、キャッシュメモリ制御装置及びキャッシュメモリの制御方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3687739T2 (de) * 1985-12-02 1993-08-19 Ibm Speicheranordnung mit mehrfachem lese-schreibzugriff.
JPH0727492B2 (ja) * 1988-01-21 1995-03-29 三菱電機株式会社 緩衝記憶装置
JPH01280860A (ja) * 1988-05-06 1989-11-13 Hitachi Ltd マルチポートキヤツシユメモリを有するマルチプロセツサシステム
US5247649A (en) * 1988-05-06 1993-09-21 Hitachi, Ltd. Multi-processor system having a multi-port cache memory
US5214777A (en) * 1989-03-27 1993-05-25 Ncr Corporation High speed read/modify/write memory system and method
JPH0740247B2 (ja) * 1989-06-20 1995-05-01 松下電器産業株式会社 キャッシュメモリ装置
US5442769A (en) * 1990-03-13 1995-08-15 At&T Corp. Processor having general registers with subdivisions addressable in instructions by register number and subdivision type
WO1993004431A1 (fr) * 1991-08-15 1993-03-04 Fujitsu Limited Systeme de commande de memoire tampon
JP2868141B2 (ja) * 1992-03-16 1999-03-10 株式会社日立製作所 ディスクアレイ装置
US5678040A (en) * 1993-10-29 1997-10-14 Motorola, Inc. Method for managing a hierarchical design transaction
US5860149A (en) * 1995-06-07 1999-01-12 Emulex Corporation Memory buffer system using a single pointer to reference multiple associated data
US5915265A (en) * 1995-12-22 1999-06-22 Intel Corporation Method and apparatus for dynamically allocating and resizing the dedicated memory in a shared memory buffer architecture system
JPH09237162A (ja) * 1996-02-23 1997-09-09 Hewlett Packard Co <Hp> 走査型データ記憶システム、及びその針摩耗管理方法、媒体摩耗管理方法、並びに残存寿命表示装置
US5924115A (en) * 1996-03-29 1999-07-13 Interval Research Corporation Hierarchical memory architecture for a programmable integrated circuit having an interconnect structure connected in a tree configuration
US6029237A (en) * 1997-10-08 2000-02-22 Dell Usa, L.P. Method for simulating the presence of a diskette drive in a NetPC computer that contains only a hard disk drive

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694567A (en) * 1979-12-28 1981-07-31 Fujitsu Ltd Busy control system for buffer memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4208716A (en) * 1978-12-11 1980-06-17 Honeywell Information Systems Inc. Cache arrangement for performing simultaneous read/write operations
US4293910A (en) * 1979-07-02 1981-10-06 International Business Machines Corporation Reconfigurable key-in-storage means for protecting interleaved main storage
JPS5619575A (en) * 1979-07-25 1981-02-24 Fujitsu Ltd Data processing system having hierarchy memory
US4407015A (en) * 1980-11-26 1983-09-27 Burroughs Corporation Multiple event driven micro-sequencer
US4439829A (en) * 1981-01-07 1984-03-27 Wang Laboratories, Inc. Data processing machine with improved cache memory management
CA1187198A (en) * 1981-06-15 1985-05-14 Takashi Chiba System for controlling access to channel buffers
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694567A (en) * 1979-12-28 1981-07-31 Fujitsu Ltd Busy control system for buffer memory

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257853A (ja) * 1987-04-03 1988-10-25 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン キヤツシユ・メモリ・システム
JPH0551936B2 (ja) * 1987-04-03 1993-08-04 Ibm
JPH02304650A (ja) * 1989-05-19 1990-12-18 Toshiba Corp パイプライン方式のマイクロプロセッサ
JPH04130940A (ja) * 1990-09-21 1992-05-01 Nec Corp キャッシュ記憶装置
JPH04145552A (ja) * 1990-10-05 1992-05-19 Nec Corp キャッシュ記憶装置
JPH04199243A (ja) * 1990-11-26 1992-07-20 Nec Corp キャッシュ記憶装置
JPH04199242A (ja) * 1990-11-26 1992-07-20 Nec Corp キャッシュ記憶装置
JPH05143449A (ja) * 1991-11-22 1993-06-11 Fujitsu Ltd 主記憶データ書込制御方法
JP2014006807A (ja) * 2012-06-26 2014-01-16 Fujitsu Ltd 演算処理装置、キャッシュメモリ制御装置及びキャッシュメモリの制御方法

Also Published As

Publication number Publication date
AU551435B2 (en) 1986-05-01
AU2788784A (en) 1984-11-22
BR8402299A (pt) 1984-12-26
KR840008849A (ko) 1984-12-19
EP0125855B1 (en) 1992-01-29
CA1218753A (en) 1987-03-03
DE3485487D1 (de) 1992-03-12
KR890003688B1 (en) 1989-09-30
US5097414A (en) 1992-03-17
ES532492A0 (es) 1985-03-01
EP0125855A2 (en) 1984-11-21
JPS6215896B2 (ja) 1987-04-09
ES8503868A1 (es) 1985-03-01
EP0125855A3 (en) 1988-05-25

Similar Documents

Publication Publication Date Title
JPS59213084A (ja) バッファ記憶装置のアクセス制御方式
US5239642A (en) Data processor with shared control and drive circuitry for both breakpoint and content addressable storage devices
US5341500A (en) Data processor with combined static and dynamic masking of operand for breakpoint operation
US5721868A (en) Rapid register file access by limiting access to a selectable register subset
JP3593346B2 (ja) マルチポートメモリ及びそれをアクセスするデータ処理装置
JPH0248931B2 (ja)
US5313602A (en) Multiprocessor system and method of control over order of transfer of data between buffer storages
JP2009505180A (ja) 少なくとも２つの処理ユニットと、及び少なくとも１つのメモリとを有する計算機システム内に形成される及び記憶装置、及びそれによる記憶方法
JPH01280860A (ja) マルチポートキヤツシユメモリを有するマルチプロセツサシステム
EP0533427A1 (en) Computer memory control system
JPH0282330A (ja) ムーブアウト・システム
JPS5995660A (ja) デ−タ処理装置
US4812970A (en) Microprogram control system
JPS6049340B2 (ja) 分岐命令先取り方式
JPS5953631B2 (ja) 記憶制御装置
JPH0552539B2 (ja)
JPH0836525A (ja) 多重アクセスキャッシュ記憶装置
JPS5836434B2 (ja) バツフアメモリソウチ
JPH0743668B2 (ja) アクセス制御装置
JPS6112579B2 (ja)
JP2576589B2 (ja) 仮想記憶アクセス制御方式
JP3074897B2 (ja) メモリ回路
JPH02156352A (ja) キャッシュメモリ
JPH0227688B2 (ja)
JPH0756807A (ja) メモリバンク自動切替システム