JPS63240043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63240043A JPS63240043A JP7464887A JP7464887A JPS63240043A JP S63240043 A JPS63240043 A JP S63240043A JP 7464887 A JP7464887 A JP 7464887A JP 7464887 A JP7464887 A JP 7464887A JP S63240043 A JPS63240043 A JP S63240043A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものである。
従来の技術
半導体ＭＯ８）ジンジスタの素子間分離技術としては、
従来からＬＯＣＯ３法が一般的に用いられ、最近のサブ
ミクロントランジスタではＢＯＸ法（Ｔ、 ５ｈｌｂａ
ｔａ、東芝アイイーディーエム（工ＥＤＭ、）２７
（１９８３））が適用され始めている。
従来からＬＯＣＯ３法が一般的に用いられ、最近のサブ
ミクロントランジスタではＢＯＸ法（Ｔ、 ５ｈｌｂａ
ｔａ、東芝アイイーディーエム（工ＥＤＭ、）２７
（１９８３））が適用され始めている。
発明が解決しようとする問題点
上記ＬＯＣＯ３法を第２図に示す。図に示すように、シ
リコン基板１上のバット５ｌｏ２，５１３Ｎ４８をマス
クに基板１の一部を酸化して酸化膜９ｏを形成するとバ
ーズビークａと呼ばれる酸化膜の食い込み部分が形成さ
れ、１人の部分に形成されるトランジスタの実効的なチ
ャネル幅を狭くして第３図の曲線１００に示すように狭
チャネル効果という現象をおこす。このため、°２μｍ
以下の素子分離には適用できにくい。第３図は狭チャン
ネル効果を示すもので、曲線２ｏｏは後述する本発明の
方法、３００は従来のＢＯＸ法の逆チヤンネル効果を示
す。
リコン基板１上のバット５ｌｏ２，５１３Ｎ４８をマス
クに基板１の一部を酸化して酸化膜９ｏを形成するとバ
ーズビークａと呼ばれる酸化膜の食い込み部分が形成さ
れ、１人の部分に形成されるトランジスタの実効的なチ
ャネル幅を狭くして第３図の曲線１００に示すように狭
チャネル効果という現象をおこす。このため、°２μｍ
以下の素子分離には適用できにくい。第３図は狭チャン
ネル効果を示すもので、曲線２ｏｏは後述する本発明の
方法、３００は従来のＢＯＸ法の逆チヤンネル効果を示
す。
これに対して、ＢＯＸ法の１例を第４図に示す。
基板１上に酸化膜２とＰｏ１ｙＳｉ３を形成し、分離領
域となるところをＰｏ１ｙＳｉ３と酸化膜２をマスりに
して基板１をドライエツチングする。次にＣｖＤＳｉｏ
２６ を堆積し、レジスト７を回転塗布する。その後
レジスト７とＣＶ Ｄ Ｓ ｉ０２６のエツチング速度
が等しくなるエツチング条件でドライエツチングを□行
い平坦化する。最後に素子領域のＰｏ１ｙＳｉ ３と５
ｉＯ３２を選択的に除去する。このＢＯＸ法テハ、１，
０ＣＯ３法（７） 、１：うｆｘ ５１０２ ノ素子領
域への食い込みがないため、素子の微細化に適している
。しかし、Ｂｏｘ法にも欠点がある。それはコーナ一部
分（エツジ部）４００で電界集中がおこってコーナ一部
でのしきい値電圧が下がって、コーナ一部で過大電流が
流れ、第５図のトランジスタ特性５００に示すｈｕｍｐ
電流が流れる。
域となるところをＰｏ１ｙＳｉ３と酸化膜２をマスりに
して基板１をドライエツチングする。次にＣｖＤＳｉｏ
２６ を堆積し、レジスト７を回転塗布する。その後
レジスト７とＣＶ Ｄ Ｓ ｉ０２６のエツチング速度
が等しくなるエツチング条件でドライエツチングを□行
い平坦化する。最後に素子領域のＰｏ１ｙＳｉ ３と５
ｉＯ３２を選択的に除去する。このＢＯＸ法テハ、１，
０ＣＯ３法（７） 、１：うｆｘ ５１０２ ノ素子領
域への食い込みがないため、素子の微細化に適している
。しかし、Ｂｏｘ法にも欠点がある。それはコーナ一部
分（エツジ部）４００で電界集中がおこってコーナ一部
でのしきい値電圧が下がって、コーナ一部で過大電流が
流れ、第５図のトランジスタ特性５００に示すｈｕｍｐ
電流が流れる。
なお、６００は正常特性である。このため、ＬＯＣＯ８
法とは逆の逆狭チャネル効果がおこる。
法とは逆の逆狭チャネル効果がおこる。
そこで、第４図ａの段階で、第６図に示すような、なな
めイオン注入と熱処理を行い、コーナ一部のしきい値電
圧を上げて、ｈｕｍｐ電流を抑制する方法がとられてい
る。５０は注入領域、６１は拡散領域である。しかし、
この方法では、もつともｈｕｎｓｐ電流の流れやすいコ
ーナ一部へは、Ｐｏ１ｙＳｉ３および５１ｏ２２が表面
にあるため、十分な注入ができない。また、側面から注
入しているため、反射の影響で側面からの注入効率自体
も悪い。したがってコーナ一部で十分に高いしきい値電
圧を得るために、注入濃度を高くする必要がでてくる。
めイオン注入と熱処理を行い、コーナ一部のしきい値電
圧を上げて、ｈｕｍｐ電流を抑制する方法がとられてい
る。５０は注入領域、６１は拡散領域である。しかし、
この方法では、もつともｈｕｎｓｐ電流の流れやすいコ
ーナ一部へは、Ｐｏ１ｙＳｉ３および５１ｏ２２が表面
にあるため、十分な注入ができない。また、側面から注
入しているため、反射の影響で側面からの注入効率自体
も悪い。したがってコーナ一部で十分に高いしきい値電
圧を得るために、注入濃度を高くする必要がでてくる。
すると注入イオンのチャネル部へのみ出しのため、特性
に影響を与えてしまう。そのため注入量のコントロール
が難しい。そこで第７図に示す傾斜ＢＯＸが提案された
。このようにコーナ一部に傾斜をつけることによってコ
ーナ一部での電界集中を少なくしている。これにより、
コーナ一部でのしきい値を下げるためのイオン注入量を
減らすことができる。したがって注入イオンのチャネル
部へのしみ出しも減少できる。しかしこの場合、たとえ
ば領域１Ａ、１Ｂにトランジスタがそれぞれ形成される
が、となりのトランジスタ間の分離耐圧が減少してしま
うという欠点がある。
に影響を与えてしまう。そのため注入量のコントロール
が難しい。そこで第７図に示す傾斜ＢＯＸが提案された
。このようにコーナ一部に傾斜をつけることによってコ
ーナ一部での電界集中を少なくしている。これにより、
コーナ一部でのしきい値を下げるためのイオン注入量を
減らすことができる。したがって注入イオンのチャネル
部へのしみ出しも減少できる。しかしこの場合、たとえ
ば領域１Ａ、１Ｂにトランジスタがそれぞれ形成される
が、となりのトランジスタ間の分離耐圧が減少してしま
うという欠点がある。
問題点を解決するための手段
本発明は上記問題点を解決するために、ＢＯＸ分離法に
おいて、シリコン半導体基板上に多結晶シリコン膜を含
む多層膜を形成し、前記多層膜をマスクとして、前記シ
リコン半導体基板のフィールド領域を、前記シリコン半
導体基板の側面が（１００）面となるようにエツチング
する工程と、前記フィールド領域上のシリコンと素子形
成領域上に残された前記多結晶シリコン膜の側面を熱酸
化する工程と、前記フィールド領域に絶縁膜を埋込み、
前記素子形成領域に半導体素子を形成する工程とを備え
ることにより、素子領域部のコーナ一部にゲート酸化膜
より厚い絶縁膜を形成し、また、コーナ一部をまるめる
ことにより、コーナ一部電界集中を抑制し、コーナ一部
のｈｕｍｐ電流を抑制するものである。
おいて、シリコン半導体基板上に多結晶シリコン膜を含
む多層膜を形成し、前記多層膜をマスクとして、前記シ
リコン半導体基板のフィールド領域を、前記シリコン半
導体基板の側面が（１００）面となるようにエツチング
する工程と、前記フィールド領域上のシリコンと素子形
成領域上に残された前記多結晶シリコン膜の側面を熱酸
化する工程と、前記フィールド領域に絶縁膜を埋込み、
前記素子形成領域に半導体素子を形成する工程とを備え
ることにより、素子領域部のコーナ一部にゲート酸化膜
より厚い絶縁膜を形成し、また、コーナ一部をまるめる
ことにより、コーナ一部電界集中を抑制し、コーナ一部
のｈｕｍｐ電流を抑制するものである。
作 用
本発明は上記した方法により、素子領域の半導体コーナ
一部上にゲート酸化膜より厚い絶縁膜を形成できる。こ
れは、多結晶Ｓｉ の酸化速度がＳｔの（１００）面
の酸化速度より速いことを利用して、あらかじめ、素子
領域の側面を（１０ｏ）而としておくからである。しか
も、この酸化は制御性がよいので、コーナ一部の任意の
幅に厚い絶縁膜が形成できるわけである。また、素子領
域側面を熱酸化するので、コーナ一部をまるめることも
、できる。
一部上にゲート酸化膜より厚い絶縁膜を形成できる。こ
れは、多結晶Ｓｉ の酸化速度がＳｔの（１００）面
の酸化速度より速いことを利用して、あらかじめ、素子
領域の側面を（１０ｏ）而としておくからである。しか
も、この酸化は制御性がよいので、コーナ一部の任意の
幅に厚い絶縁膜が形成できるわけである。また、素子領
域側面を熱酸化するので、コーナ一部をまるめることも
、できる。
これらの効果により、コーナ一部での電界集中を軽減で
き、コーナ一部のしきい値電圧の低下を抑制できる。つ
まり、ｈｕｍｐ電流を抑制できる。
き、コーナ一部のしきい値電圧の低下を抑制できる。つ
まり、ｈｕｍｐ電流を抑制できる。
実施例
第１図に本発明の一実施例を示す。
第１図（−）で、たとえばＰ型シリコン（Ｓｔ）基板１
上に、５０ ｎｍの５ｉ０２（熱酸化膜）２，１４０ｍ
ｍの多結晶Ｓｔ ３．５００ｎｍのＰＳＧ４を形成し
た後、フィールド領域のＰＳＧ４をドライエツチングに
よりエツチングし、さらに、多結晶Ｓ１３゜５１ｏ２２
をエツチングして素子形成領域に３層膜を形成する。こ
の時、３層膜の各辺を〈１００〉方向にしておく。
上に、５０ ｎｍの５ｉ０２（熱酸化膜）２，１４０ｍ
ｍの多結晶Ｓｔ ３．５００ｎｍのＰＳＧ４を形成し
た後、フィールド領域のＰＳＧ４をドライエツチングに
よりエツチングし、さらに、多結晶Ｓ１３゜５１ｏ２２
をエツチングして素子形成領域に３層膜を形成する。こ
の時、３層膜の各辺を〈１００〉方向にしておく。
第１図（ｂ）で、ＰＳＧ４をマスクとして、異方性ドラ
イエツチングに′よりＳｉ基板１のフィールド領域とな
る部分を垂直にＯ，Ｓμｍエツチングする。
イエツチングに′よりＳｉ基板１のフィールド領域とな
る部分を垂直にＯ，Ｓμｍエツチングする。
この時、３層膜の各辺が＜１００＞のため、垂直にエツ
チングされたＳｉ 側面は（１００）面となる。
チングされたＳｉ 側面は（１００）面となる。
第１図（Ｃ）で、ＰＳＧ４をフッ酸系のエツチング液で
選択的にウェットエツチングした後、熱酸化膜５を形成
する。この時、Ｓｉ基板１上では５０ｎｍの酸化膜厚な
のに対して、多結晶Ｓｉ２上および側面では８０ｎｍの
酸化膜厚となる。これは、酸化速度は、５ｉ（１１０）
、多結晶Ｓｉ、５ｉ（１１１）、５Ｌ（１００）の順で
あるため、多結晶Ｓｔ ３の方が、エツチングされて
（１００）面となっているＳｔ側面や、Ｓｉ 表面より
もエツチング速度が速いためである。またこの酸化によ
シＳｉのエツジをまるめることもできる。
選択的にウェットエツチングした後、熱酸化膜５を形成
する。この時、Ｓｉ基板１上では５０ｎｍの酸化膜厚な
のに対して、多結晶Ｓｉ２上および側面では８０ｎｍの
酸化膜厚となる。これは、酸化速度は、５ｉ（１１０）
、多結晶Ｓｉ、５ｉ（１１１）、５Ｌ（１００）の順で
あるため、多結晶Ｓｔ ３の方が、エツチングされて
（１００）面となっているＳｔ側面や、Ｓｉ 表面より
もエツチング速度が速いためである。またこの酸化によ
シＳｉのエツジをまるめることもできる。
第１図（ｄ）ｆ、ＣＶＤ５１０２６ 全堆積する。さら
に、レジスト７を塗布して表面を平坦化する。
に、レジスト７を塗布して表面を平坦化する。
第１図（→で、ＣＶＤ５ｉＯ３６とレジストアを等速で
エツチングするドライエツチング条件で多結晶Ｓｉ
３の表面がでるまで工、ソラングし、フィールド形成領
域に分離用の５ｔＯ３を形成する。
エツチングするドライエツチング条件で多結晶Ｓｉ
３の表面がでるまで工、ソラングし、フィールド形成領
域に分離用の５ｔＯ３を形成する。
第１図（ｆ）で、素子形成領域１０上の多結晶Ｓｉ
３と、その下の５１０２２を除去する。これによりＳｉ
Ｏ□６で分離された素子分離構造が形成される。
３と、その下の５１０２２を除去する。これによりＳｉ
Ｏ□６で分離された素子分離構造が形成される。
この後、通常の方法で８１基板１の一部の素子形成領域
１ｏに、ゲート酸化膜、ゲート電極、ソース、ドレイン
等を形成してＭＯＳ）ランジスタを作製する。
１ｏに、ゲート酸化膜、ゲート電極、ソース、ドレイン
等を形成してＭＯＳ）ランジスタを作製する。
この方法により、素子領域部のコーナ一部にゲート酸化
膜より厚い絶縁膜を形成できる。しかも、この厚い絶縁
膜の幅は、熱酸化膜厚に対応しており、制御性は非常に
よい。したがってごコーナ一部の任意の幅に厚い絶縁膜
を形成できるわけである。本発明の断面形状は、ＬＯＣ
Ｏ８分離と、ＢＯＸ分離を組み合わせたような形状であ
るが、ＬＯＧＯ３分離では、Ｓ ｚ０２の食い込みが制
御できない点で本発明と大きく異なる。
膜より厚い絶縁膜を形成できる。しかも、この厚い絶縁
膜の幅は、熱酸化膜厚に対応しており、制御性は非常に
よい。したがってごコーナ一部の任意の幅に厚い絶縁膜
を形成できるわけである。本発明の断面形状は、ＬＯＣ
Ｏ８分離と、ＢＯＸ分離を組み合わせたような形状であ
るが、ＬＯＧＯ３分離では、Ｓ ｚ０２の食い込みが制
御できない点で本発明と大きく異なる。
また、フィールド部の熱酸化により、素子領域のコーナ
一部まるめる事ができる。
一部まるめる事ができる。
以上の結果、コーナ部での電界集中を軽減でき、コーナ
一部のしきい値電圧の低下を抑制できる。
一部のしきい値電圧の低下を抑制できる。
つまり、ｈｕｍｐ電流を抑制できる。
発明の効果
以上のように本発明によれば、素子領域部のコーナ一部
にゲート酸化膜より厚い絶縁膜を形成するため、コーナ
一部での電界集中を抑制できる。
にゲート酸化膜より厚い絶縁膜を形成するため、コーナ
一部での電界集中を抑制できる。
また、素子領域部側面を熱酸化するため、コーナ一部を
まるめることができる。これもコーナ一部での電界集中
を抑制するのに役たつ。また、これらは、熱酸化により
行われるため、制御性はひじょうによい。
まるめることができる。これもコーナ一部での電界集中
を抑制するのに役たつ。また、これらは、熱酸化により
行われるため、制御性はひじょうによい。
このように、本発明は、微細な性能圓下のない半導体素
子を高密度に形成することが可能であり、大規模なＬＳ
Ｉの製造に大きく寄与するものである。
子を高密度に形成することが可能であり、大規模なＬＳ
Ｉの製造に大きく寄与するものである。
第１図は本発明の一実施例の方法を示す工程断面図、第
２図は従来のＬＯＣＯ８法を示す工程断面図、第３図は
各分離法のチャネル幅効果を示す特性図、第４図は従来
のＢＯＸ法を示す工程断面図、第５図は同ＢＯＸ法のト
ランジスタ特性図、第６図はななめイオン注入の様子を
示す断面図、第７図は傾斜ＢＯＸ法を示す断面図である
。 １・・・・・・Ｓｔ基板、２・・・・・・５ＩＯ２，３
・・・・・・Ｐａ １ ｙＳ ｉ、４・・・・・・ＰＳ
Ｇ、５・・・・・・熱酸化膜、６・・・・・・ＣＥＤ＄
ｌｏ２．７・・・−・・レジスト、１０・・・・・・素
子形成領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
５ｉ ４ − ＰＳＧ （ｏ、 ５−ｘｓ ａａ化屓 Ｉ Ｓｉ 第 １ 図 ６− ＣＶＤ５・０２７
−レジスト ＜ｄ） ｔｏ−素子形成４Ｉ威 ２−バーズご−ク ３００ − 従来ｅ ｏｘ；夫 マヌクチＴネル岨 （ｐｐ） ２ °°−５ｉＯｚ ６００−正ＩＩ 第５図 ＶＥｒ
２図は従来のＬＯＣＯ８法を示す工程断面図、第３図は
各分離法のチャネル幅効果を示す特性図、第４図は従来
のＢＯＸ法を示す工程断面図、第５図は同ＢＯＸ法のト
ランジスタ特性図、第６図はななめイオン注入の様子を
示す断面図、第７図は傾斜ＢＯＸ法を示す断面図である
。 １・・・・・・Ｓｔ基板、２・・・・・・５ＩＯ２，３
・・・・・・Ｐａ １ ｙＳ ｉ、４・・・・・・ＰＳ
Ｇ、５・・・・・・熱酸化膜、６・・・・・・ＣＥＤ＄
ｌｏ２．７・・・−・・レジスト、１０・・・・・・素
子形成領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
５ｉ ４ − ＰＳＧ （ｏ、 ５−ｘｓ ａａ化屓 Ｉ Ｓｉ 第 １ 図 ６− ＣＶＤ５・０２７
−レジスト ＜ｄ） ｔｏ−素子形成４Ｉ威 ２−バーズご−ク ３００ − 従来ｅ ｏｘ；夫 マヌクチＴネル岨 （ｐｐ） ２ °°−５ｉＯｚ ６００−正ＩＩ 第５図 ＶＥｒ
Claims (1)
- シリコン半導体基板上に多結晶シリコン膜を含む多層膜
を形成し、前記多層膜をマスクとして、前記シリコン半
導体基板のフィールド領域を前記シリコン半導体基板の
側面が（１００）面となるようにエッチングする工程と
、前記フィールド領域上のシリコンと素子形成領域上に
残された前記多結晶シリコン膜の側面を熱酸化する工程
と、前記フィールド領域に絶縁膜を埋込み、前記素子形
成領域に半導体素子を形成する工程とを備えてなる半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464887A JPS63240043A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464887A JPS63240043A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240043A true JPS63240043A (ja) | 1988-10-05 |
Family
ID=13553258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7464887A Pending JPS63240043A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240043A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0822597A2 (en) * | 1996-07-30 | 1998-02-04 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2007049187A (ja) * | 1997-04-11 | 2007-02-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US10370813B2 (en) | 2001-07-09 | 2019-08-06 | Henry K. Obermeyer | Water control apparatus |
-
1987
- 1987-03-27 JP JP7464887A patent/JPS63240043A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0822597A2 (en) * | 1996-07-30 | 1998-02-04 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| EP0822597A3 (en) * | 1996-07-30 | 1998-03-11 | International Business Machines Corporation | Integrated circuit including field effect transisitors |
| JP2007049187A (ja) * | 1997-04-11 | 2007-02-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US10370813B2 (en) | 2001-07-09 | 2019-08-06 | Henry K. Obermeyer | Water control apparatus |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
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