JPS63231769A - ビツト同期回路 - Google Patents
ビツト同期回路Info
- Publication number
- JPS63231769A JPS63231769A JP62063701A JP6370187A JPS63231769A JP S63231769 A JPS63231769 A JP S63231769A JP 62063701 A JP62063701 A JP 62063701A JP 6370187 A JP6370187 A JP 6370187A JP S63231769 A JPS63231769 A JP S63231769A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- reproduction
- fast
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ディジタル信号再生装置に係り、特に回転ヘ
ッド方式磁気記録再生装置で、早送り巻もどし再生に好
適なビット同期回路に関する。
ッド方式磁気記録再生装置で、早送り巻もどし再生に好
適なビット同期回路に関する。
［従来の技術］
従来ビット同期回路は、通常再生において、誤り率が良
くなるように、フェーズロックドループ（Ｐ Ｌ Ｌ回
路）を設計しており、これに関しては、特開昭５９−１
２４０１３号公報で挙げられているような回路が使用さ
れている。
くなるように、フェーズロックドループ（Ｐ Ｌ Ｌ回
路）を設計しており、これに関しては、特開昭５９−１
２４０１３号公報で挙げられているような回路が使用さ
れている。
［発明が解決しようとする問題点］
上記従来技術は、特に回転ヘッド方式磁気記録再生装置
において、高速サーチ時に、データ伝送レートが大幅に
変動することについては考慮されておらず、従来設計で
は、この時、データを再生できないという欠点があった
。
において、高速サーチ時に、データ伝送レートが大幅に
変動することについては考慮されておらず、従来設計で
は、この時、データを再生できないという欠点があった
。
本発明の目的は、高速サーチ時等、通常再生に比べ大幅
に伝送レートが変動する場合においても、通常再生時の
性能劣化なしに、データを再生することにある。
に伝送レートが変動する場合においても、通常再生時の
性能劣化なしに、データを再生することにある。
［問題点を解決するための手段］
上記目的は、ＰＬＬ回路のループフィルタの定数を高周
波側に切り換える手段を設けることにより達成される。
波側に切り換える手段を設けることにより達成される。
［作用］
通常再生時はループフィルタは低周波側に選択すること
から、位相比較器等のパルス状の内乱に対するジッダ発
生を抑圧でき、データの誤りをすくなくでき、高速サー
チ時はループフィルタを高周波側に選択することから、
キャプチャレンジが大となり、伝送レートの大幅な変動
に対し追従しデータを取り込むことができる。
から、位相比較器等のパルス状の内乱に対するジッダ発
生を抑圧でき、データの誤りをすくなくでき、高速サー
チ時はループフィルタを高周波側に選択することから、
キャプチャレンジが大となり、伝送レートの大幅な変動
に対し追従しデータを取り込むことができる。
［実施例］
以下、本発明の一実施例を第１図により説明する。第１
図は、本発明による回転ヘッド方式磁気記録再生装置の
構成図を示したものである。第１図の１はシリンダで、
アジマス角の相異なる２つのヘッド２Ａ、２Ｂが取付け
られ、シリンダ１が回転することにより、テープ３上に
データを記録再生するもので、送り側リール４、巻取り
側り−ル５及び図示していないキャプスタンによりテー
プ３を送る構成となっている。ヘッド２Ａ、２Ｂの信号
は、図示していないロータリートランスを介しスイッチ
１２と結合されている。記録時の処理は、６Ｌ、６Ｒに
加わったアナログ信号は、オーディオ回路７で、エンフ
ァシスの有無等のアナログ的な処理を行ない、Ｓ／Ｈ８
Ｌ、８Ｒで一定の標本化周波数でサンプルされ、Ａ／Ｄ
変換器９でディジタルデータに変換される。記録信号処
理回路１０では、このＰＣＭオーディオデータと、マイ
クロコンピュータ−２１からの曲番、時間、曲のスター
ト信号等の制御信号を入力として、誤り訂正符号の付加
や、同期信号の付加といった一定フオーマットに従った
処理を行い記録アンプ１１を介してスイッチ１２に加わ
る。スイッチ１２では、記録時、記録アンプ１１側を選
択し、ヘッド２Ａ、２Ｂに信号を加え、テープ３上に信
号を記録する。
図は、本発明による回転ヘッド方式磁気記録再生装置の
構成図を示したものである。第１図の１はシリンダで、
アジマス角の相異なる２つのヘッド２Ａ、２Ｂが取付け
られ、シリンダ１が回転することにより、テープ３上に
データを記録再生するもので、送り側リール４、巻取り
側り−ル５及び図示していないキャプスタンによりテー
プ３を送る構成となっている。ヘッド２Ａ、２Ｂの信号
は、図示していないロータリートランスを介しスイッチ
１２と結合されている。記録時の処理は、６Ｌ、６Ｒに
加わったアナログ信号は、オーディオ回路７で、エンフ
ァシスの有無等のアナログ的な処理を行ない、Ｓ／Ｈ８
Ｌ、８Ｒで一定の標本化周波数でサンプルされ、Ａ／Ｄ
変換器９でディジタルデータに変換される。記録信号処
理回路１０では、このＰＣＭオーディオデータと、マイ
クロコンピュータ−２１からの曲番、時間、曲のスター
ト信号等の制御信号を入力として、誤り訂正符号の付加
や、同期信号の付加といった一定フオーマットに従った
処理を行い記録アンプ１１を介してスイッチ１２に加わ
る。スイッチ１２では、記録時、記録アンプ１１側を選
択し、ヘッド２Ａ、２Ｂに信号を加え、テープ３上に信
号を記録する。
再生時には、ヘッド２Ａ、２Ｂで再生された信号をスイ
ッチ１２を介して再生アンプ１３に加え、増幅し波形等
化処理をおこなう。その後、波形整形回路１４で１．０
のパルス波形に整形し、ビット同期回路１５に加わる。
ッチ１２を介して再生アンプ１３に加え、増幅し波形等
化処理をおこなう。その後、波形整形回路１４で１．０
のパルス波形に整形し、ビット同期回路１５に加わる。
ビット同期回路の出力データ及びクロックは、再生処理
回路１６に加わリ、ＰＣＭオーディオデータ及び制御信
号のデータ誤りの検出、訂正処理を行いオーディオデー
タは、Ｄ／Ａ変換器１７へ、制御信号は、マイクロコン
ピュータ−２１に加える。Ｄ／Ａ変換器１７の出力は、
Ｓ／Ｈ回路１８Ｌ、１８Ｒ及びオーディオ回路１９を介
して２ＯＬ、２ＯＲにアナログ信号を出力する。
回路１６に加わリ、ＰＣＭオーディオデータ及び制御信
号のデータ誤りの検出、訂正処理を行いオーディオデー
タは、Ｄ／Ａ変換器１７へ、制御信号は、マイクロコン
ピュータ−２１に加える。Ｄ／Ａ変換器１７の出力は、
Ｓ／Ｈ回路１８Ｌ、１８Ｒ及びオーディオ回路１９を介
して２ＯＬ、２ＯＲにアナログ信号を出力する。
このような構成の中で、ビット同期回路１５は、フリッ
プフロップ１００でデータを取り込む動作を行なうもの
で、そのクロックは、波形整形回路１４のデータと、電
圧制御発振器１０１のクロックを位相比較回路１０３、
ループフィルタを構成する抵抗１０４．１０６．１０７
、コンデンサ１０５及びアンプ１０２からなるＰＬＬ回
路で生成するものである。ここでループフィルタは、抵
抗１０６に直列にトランジスタ１０８を設け、そのトラ
ンジスタのベースをアンド回路１１０、抵抗１０９を介
してＯＮ１０ Ｆ Ｆ制御するよう構成する。サーボ回
路２２は、テープ送りやシリンダ回転数を制御する回路
で、２１ＦがＯで早送り、２１ＲがＯで巻戻しとなり、
双方とも１のときプレー状態である。また、２１Ｓは、
プレー状態かストップ状態か制御する信号で、これらの
制御信号はマイクロコンピュータ−２１により制御され
る。上記構成で、通常プレー状態では、２１． Ｆ、２
１Ｒがともに１であることから、アンド回路１１０はル
ベルとなりトランジスタ１０８はＯＮとなり、ループフ
ィルタを構成する。抵抗１０７に並列に抵抗１０６が挿
入される。よって抵抗１０４は変化しないことから高域
における利得が減り、キャプチャレンジは低下するが、
高域のノイズによる位相ずれが生じず、ビット同期回路
としては、誤り率の良い構成となる。また、早送り１巻
戻し時は、２１Ｆ、２１Ｒどちらか一方がＯレベルとな
り、これにより、トランジスタ１０８は、○ＦＦする。
プフロップ１００でデータを取り込む動作を行なうもの
で、そのクロックは、波形整形回路１４のデータと、電
圧制御発振器１０１のクロックを位相比較回路１０３、
ループフィルタを構成する抵抗１０４．１０６．１０７
、コンデンサ１０５及びアンプ１０２からなるＰＬＬ回
路で生成するものである。ここでループフィルタは、抵
抗１０６に直列にトランジスタ１０８を設け、そのトラ
ンジスタのベースをアンド回路１１０、抵抗１０９を介
してＯＮ１０ Ｆ Ｆ制御するよう構成する。サーボ回
路２２は、テープ送りやシリンダ回転数を制御する回路
で、２１ＦがＯで早送り、２１ＲがＯで巻戻しとなり、
双方とも１のときプレー状態である。また、２１Ｓは、
プレー状態かストップ状態か制御する信号で、これらの
制御信号はマイクロコンピュータ−２１により制御され
る。上記構成で、通常プレー状態では、２１． Ｆ、２
１Ｒがともに１であることから、アンド回路１１０はル
ベルとなりトランジスタ１０８はＯＮとなり、ループフ
ィルタを構成する。抵抗１０７に並列に抵抗１０６が挿
入される。よって抵抗１０４は変化しないことから高域
における利得が減り、キャプチャレンジは低下するが、
高域のノイズによる位相ずれが生じず、ビット同期回路
としては、誤り率の良い構成となる。また、早送り１巻
戻し時は、２１Ｆ、２１Ｒどちらか一方がＯレベルとな
り、これにより、トランジスタ１０８は、○ＦＦする。
よって抵抗１０４．１０７、容量１０５によって構成さ
れるラグリードフィルタとなる。これは、通常再生時に
比べ広域のゲインを上げたことになり、キャプチャレン
ジが広がる。高速サーチ時には、音楽信号を忠実再生す
るわけでなく、制御信号を確実に読みだすことが必要で
あり、キャプチャレンジを広くすることによって誤動作
なくデータをとりこめる。
れるラグリードフィルタとなる。これは、通常再生時に
比べ広域のゲインを上げたことになり、キャプチャレン
ジが広がる。高速サーチ時には、音楽信号を忠実再生す
るわけでなく、制御信号を確実に読みだすことが必要で
あり、キャプチャレンジを広くすることによって誤動作
なくデータをとりこめる。
第２図は、本発明による高速サーチ時のヘッド軌跡を示
した図でテープ３上に記録されているトラック３０Ｂ、
３１Ａ、・・・３３Ａに対してヘッド２Ａは、図の様に
横断しながらトレースする。
した図でテープ３上に記録されているトラック３０Ｂ、
３１Ａ、・・・３３Ａに対してヘッド２Ａは、図の様に
横断しながらトレースする。
３０Ｂ、３１Ｂ、・・・はアジマス角が異なることから
再生されず、３０Ａ、３１Ａ、３２Ａ・・・が、ヘッド
２Ａで読みだすことができる。
再生されず、３０Ａ、３１Ａ、３２Ａ・・・が、ヘッド
２Ａで読みだすことができる。
第３図は、ヘッド２Ａで読みだした信号のタイミングを
示す図で、シリンダ回転に対し３０Ａ・・・３９Ａのト
ラック信号を再生することができる。
示す図で、シリンダ回転に対し３０Ａ・・・３９Ａのト
ラック信号を再生することができる。
このなかに、記録されている制御信号を読みだし、希望
とする曲の頭だし信号が、検出されるか、再生信号処理
回路１６及びマイクロコンピュータ２１が、判断する。
とする曲の頭だし信号が、検出されるか、再生信号処理
回路１６及びマイクロコンピュータ２１が、判断する。
第４図は、第１図のサーチ動作中のタイミング図で、マ
イクロコンピュータ２１は、２１Ｓ。
イクロコンピュータ２１は、２１Ｓ。
２１Ｒ，２１Ｆを全てルベルとしプレー状態とする。こ
こで、曲のサーチを行う為、２１ＦをＯレベルにし、高
速早送り動作をおこなう。信号処理回路１６は、制御信
号を読みだし、希望とする曲の頭だし信号が検出された
タイミング１６Ｓにより、マイクロコンピュータ２１は
、２１Ｆを１にし、早送り動作をやめる。テープのオー
バーランを補正する為に２１Ｒを０として、再度向の頭
だし信号が検出されるまで巻戻す。よって、サーチ動作
中は、アンド回路１１０をＯとすることができサーチ動
作中はキャプチャレンジを拡大できる。
こで、曲のサーチを行う為、２１ＦをＯレベルにし、高
速早送り動作をおこなう。信号処理回路１６は、制御信
号を読みだし、希望とする曲の頭だし信号が検出された
タイミング１６Ｓにより、マイクロコンピュータ２１は
、２１Ｆを１にし、早送り動作をやめる。テープのオー
バーランを補正する為に２１Ｒを０として、再度向の頭
だし信号が検出されるまで巻戻す。よって、サーチ動作
中は、アンド回路１１０をＯとすることができサーチ動
作中はキャプチャレンジを拡大できる。
第５図は、第１図で、抵抗１０７の値に対するキャプチ
ャレンジの変化を示す図で、抵抗１０７を大きくするこ
とによりキャプチャレンジを広くすることができる。
ャレンジの変化を示す図で、抵抗１０７を大きくするこ
とによりキャプチャレンジを広くすることができる。
第６図は、抵抗１０７の値に対するデータ誤り率の図で
、抵抗値１０７を小さくすれば、誤り率が下がりよくな
る。
、抵抗値１０７を小さくすれば、誤り率が下がりよくな
る。
［発明の効果コ
以上、本発明によれば、プレー中と、高速サーチ中で、
ループフィルタを切り換える回路を設けたことにより、
通常再生時は、誤り率の良い状態で再生でき、忠実に音
楽信号を再生でき、高速サーチ中は、キャプチャレンジ
を拡大し、データ伝送速度の変動に追従して、誤り無＜
ＰＬＬ回路がロックできることから制御信号を誤動作な
く検出することができる効果がある。
ループフィルタを切り換える回路を設けたことにより、
通常再生時は、誤り率の良い状態で再生でき、忠実に音
楽信号を再生でき、高速サーチ中は、キャプチャレンジ
を拡大し、データ伝送速度の変動に追従して、誤り無＜
ＰＬＬ回路がロックできることから制御信号を誤動作な
く検出することができる効果がある。
第１図は本発明による回転ヘッド方式磁気記録再生装置
の構成図、第２図は、高速サーチ中のヘッド軌跡を示す
図、第３図は高速サーチ中の再生信号を示す図、第４図
は、第１図のタイミング図、第５図は、第１図のキャプ
チャレンジを示す図、第６図は、第１図の誤り率を示す
図である。 １５・・・ビット同期回路、 １６・・・再生信号処理回路、 ２１・・・マイクロコンピュータ、 ２２・・・サーボ回路、
の構成図、第２図は、高速サーチ中のヘッド軌跡を示す
図、第３図は高速サーチ中の再生信号を示す図、第４図
は、第１図のタイミング図、第５図は、第１図のキャプ
チャレンジを示す図、第６図は、第１図の誤り率を示す
図である。 １５・・・ビット同期回路、 １６・・・再生信号処理回路、 ２１・・・マイクロコンピュータ、 ２２・・・サーボ回路、
Claims (1)
- （１）ディジタル信号を記録媒体に記録、再生する手段
と、該記録媒体から通常再生時のデータに対し、間欠的
にデータを取り出し早送り再生する手段とを有するディ
ジタル信号再生装置において、再生されたデータを取り
出しビット同期を行なう第１の特性を有するフェーズロ
ックドループ回路と、上記第１の特性に比べ、キャプチ
ャレンジの広い第２の特性に切り換える手段と、上記早
送り再生する手段を動作させる時に、同期して、第２の
特性を有するフェーズロックドループ回路に切り換える
ことを特徴とするビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063701A JPH0770166B2 (ja) | 1987-03-20 | 1987-03-20 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063701A JPH0770166B2 (ja) | 1987-03-20 | 1987-03-20 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231769A true JPS63231769A (ja) | 1988-09-27 |
| JPH0770166B2 JPH0770166B2 (ja) | 1995-07-31 |
Family
ID=13236941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62063701A Expired - Lifetime JPH0770166B2 (ja) | 1987-03-20 | 1987-03-20 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770166B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045818A (en) * | 1989-09-19 | 1991-09-03 | Sanyo Electric Co., Ltd. | PLL frequency modulator having bias voltage applied to filter capacitor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198516A (ja) * | 1983-04-12 | 1984-11-10 | Sony Corp | デイジタルビデオテ−プレコ−ダ |
| JPS6298052U (ja) * | 1985-12-10 | 1987-06-22 |
-
1987
- 1987-03-20 JP JP62063701A patent/JPH0770166B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198516A (ja) * | 1983-04-12 | 1984-11-10 | Sony Corp | デイジタルビデオテ−プレコ−ダ |
| JPS6298052U (ja) * | 1985-12-10 | 1987-06-22 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045818A (en) * | 1989-09-19 | 1991-09-03 | Sanyo Electric Co., Ltd. | PLL frequency modulator having bias voltage applied to filter capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770166B2 (ja) | 1995-07-31 |
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