JPS63211642A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体試験装置に関し、特にプローブカー
ドの一面側にウェハテスト用のプローブを配設するとと
もにプローブカードの他面側に上記プローブと位置的に
対応させてウェハテストデバッグ用のサンプルＩＣ取付
用ソケットが設けられた半導体試験装置の改良に関する
。

〔従来の技術〕

通常、ウェハに形成される集積回路素子は、各集積回路
素子毎のチップに切離される前に半導体試験装置を用い
てテスト（以下「ウェハテスト」という）が行なわれる
。第４図はこのようなウェハテストに使用される従来の
半導体試験装置の側面図、第５図はその平面図である。

両図に示すように、プローブカード１の下面側には、そ
の中央に設けられる不良マーク付与部材挿通穴２の周縁
部にリング状の固定枠３が取付けられ、固定枠３の下面
側には、下方に向けてウェハテスト用の複数の検査用プ
ローブ４が突出配置される。これら各プローブ４は、固
定枠３を介してプローブカード１の上面側に設けられる
複数のリード線５に各々電気接続され、このリード線５
がケーブル（図示省略）を介してテスタ（図示省略）と
電気接続しうるように構成されている。

一方、プローブカード１の上面側には、固定枠３と位置
的に対応してリング状のソケット受台６が取付けられ、
このソケット受台６にウェハテストデバッグ用のサンプ
ルＩＣ取付用ソケット７がＩｔ　ｆｆｉ自在に取付けら
れる。サンプルＩＣ取付用ソケット７は、第６図に平面
図で示すように複数の端子量７Ｃを備えたソケット本体
７ａと、それら複数の端子量７Ｃをソケット受台６の複
数の端子（図示省略）に各々電気接続するためのコネク
タ７ｂとからなり、第４図に仮想線で示すようにサンプ
ルＩＣ８の複数の端子（図示省略）を上記ソケット本体
７ａの端子量７Ｃに接続した状態では、サンプルＩＣ８
の複数の端子が、サンプルＩＣ取付用ソケット７および
ソケット受台６を介してプローブカード１の上面側に設
けられる複数のリード線５に各々電気接続されるように
構成されている。このように、サンプルＩＣ取付用ソケ
ット７がプローブ４と位置的に対応して設けられている
のは、後述するウェハテストデバッグを精度良く行なえ
るようにするためである。すなわち仮にサンプルＩＣ取
付用ソケット７をプローブ４と対応しない位置、例えば
プローブカード１の上面側コーナ部に設けると、そのサ
ンプルＩＣ取付用ソケット７をリード線５に電気接続す
るために、プローブカード１のコーナ部から中央部にか
けて新たなリード線を要し、そのリード線に浮遊容量が
溜ってウェハテストデバッグの精度が低下することにな
る。

この半導体試験装置によるウェハテストは次のようにし
て行なわれる。まず、本来のウェハテストを行うに先立
ち、ウェハテストデバッグが行なわれる。このウェハテ
ストデバッグは、設計者が良品と評価したサンプルＩＣ
８を検査対象としてウェハテストと同様な検査を行ない
、プローブカード１．テストプログラム等が正常に作動
するかどうかをチェックするものである。手順は、サン
プルＩＣ取付用ソケット７にサンプルＩＣ８を取付けた
状態で、ソケット７をソケット受台６に接続し、ざらに
テスタ（図示省略）のケーブルをリード線５に接続して
、サンプルＩＣ８とテスタとを電気接続する。この状態
で、テスタからサンプルＩＣ８にウェハテストの場合と
同様の要領で信号を送り込み、その一方でサンプルＩＣ
から出力される信号をテスタに取込んで、プローブカー
ド１あるいはテストプログラム等に欠陥がないか判定す
る。これらに異常がなければ、次に本来のウェハテスト
に移行する。

ウェハテストでは、まずサンプルＩＣ８をソケットとと
もにソケット受台６から取外す。これは、プロ・−ブカ
ード１の不良マーク付与部材挿通穴２に、上方から不良
マーク付与部材（図示省略）を挿通可能にするためであ
る。つぎにテスタを作動し、ウェハ９（第４図の仮想線
に示す）の搭載されたウェハステージ（図示省略）を移
動させて、各プローブ４の先端を集積回路素子（図示省
略）の各パッドに１対１で接触させる。そして、テスタ
（図示省略）内のテストプログラムに従いテスタからウ
ェハ９の集積回路素子に信号を送り込み、その一方で集
積回路素子から出力される信号をテスタに取込んで、集
積回路素子の良否を判定する。

このとき、集積回路素子が不良と判定されると、不良マ
ーク付与部材（図示省略）が上方からプローブカード１
の不良マーク付与部材挿通穴２に通されて、集ｆＩ４回
路素子に不良マークが付与される。

こうして、集積回路素子に不良マークが付され、あるい
は集積回路素子が良好と判定されると、ウェハステージ
が移動し次の集積回路素子に対し同様の検査が行なわれ
る。

〔発明が解決しようとする問題点〕

ところでウェハテストデバッグは、通常ウェハテストの
前に行なりでいるが、ウェハテスト途中であっても半導
体試験装置等が正常であるか確認するためにウェハテス
トデバッグが必要な場合がある。この場合には、サンプ
ルＩＣ８の取付けられたソケット７をソケット受台６に
再度接続する作業が必要となる。そしてこの接続作業時
において相当の力がプローブカード１に作用し、プロー
ブカード１がウェハ９に対し相対的に変位するため、ウ
ェハテストを再開する際にブローブカード１とウェハ９
の位置合せが再度必要になるという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、ウェハテストデバッグにおける浮遊容量の影
響をなくするためにサンプルＩＣ取付用ソケットをプロ
ーブと位置的に対応させてプローブカードに配設した半
導体試験装置において、ウェハテスト途中でウェハテス
トデバッグを行なった場合にも、プローブカードがウェ
ハに対して位置ずれすることのない半導体試験装置を提
供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するため、この発明の半導体試験装置は
、第１の不良マーク付与部材挿通穴の設けられたプロー
ブカードの一面側に、前記第１の不良マーク付与部材挿
通穴を取囲むようにしてウェハテスト用の複数のプロー
ブを配設するとともに、プローブカードの他面側に、前
記プローブと位置的に対応させてウェハテストデバッグ
用のサンプルＩＣ取付用ソケットを取付け、このサンプ
ルＩＣ取付用ソケットに、前記第１の不良マーク付与部
材挿通穴と位置的に対応させて第２の不良マーク付与部
材挿通穴を設けるようにしている。

〔作用〕

この発明における半導体試験装置は、プローブと位置的
に対応して設けられるサンプルＩＣ取付用ソケットに不
良マーク付与部材挿通穴を設けているため、ウェハテス
ト時に集積回路素子に不良マークを付与する必要が生じ
た場合にば、サンプルＩＣ取付用ソケットを取外さなく
とも、その不良マーク付与部材挿通穴に不良マーク付与
部材を通して行なえる。

〔発明の実施例〕

第１図はこの発明の一実施例である半導体試験装置の側
面図、第２図はその平面図、第３図はこの実施例に採用
されたサンプルＩＣ取付用ソケットの平面図である。こ
れらの図に示すように、この半導体試験装置が第４図、
第５図に示す従来の半導体試験装置と相違する点は、プ
ローブカード１の上面側に設けられるサンプルＩＣ取付
用ソケット７に、プローブカード１の不良マーク付与部
材挿通穴２と位置的に対応させて不良マーク付与部材挿
通穴１０を形成した点のみである。その他の構成は上記
従来例とほぼ同様であるため、同一または相当部分に同
一符号を付してその説明を省略する。

この半導体試験装置によれば、サンプルＩＣ取付用ソケ
ット７を取外さなくてもサンプルＩＣ８（第１図の仮想
線に示す）さえ取外しておけばウェハテストを行うごと
ができる。すなわちウェハテスト中にウェハ９上の集積
回路素子に不良マークを付与する必要が生じた場合には
、不良マーク付与部材（図示省略）を、サンプルＩＣ取
付用ソケット７の不良マーク付与部材挿通穴１０とプロ
ーブカード１の不良マーク付与部材挿通穴２に順次通し
て行なえる。このようにして、ウェハテストを行うと、
テスト途中でウェハテストデバッグを行なう必要が生じ
たときでも、サンプルＩＣ８のみをサンプルＩＣ取付用
ソケット７に取付けるだけで良くなり、この取付作業時
にプローブカード１に作用する力はわずかですむため、
プローブカード１がウェハ９に対して位置ずれを生ずる
ことはない。したがって、ウェハテストデバッグ終了後
にウェハテストを再開する際に、プローブカード１をウ
ェハ９に対して新めて位置合せする必要がなくなる。も
ちろん、サンプルＩＣ取付用ソケット７をプローブ４と
位置的に対応して設けているため、ウェハテストデバッ
グも浮遊容量に影響されることなく精度良く行なえる。

〔発明の効果〕

以上説明したように、この発明の半導体試験装置によれ
ば、プローブと位置的に対応させて設けられたサンプル
ＩＣ取付用ソケットに、プローブカードの第１の不良マ
ーク付与部材挿通穴と位置的に対応させて第２の不良マ
ーク付与部材挿通穴を設けているため、浮遊容量の影響
なく正確にウェハテストデバッグが行なえるとともに、
ウェハテスト途中にウェハテストデバッグを行なった場
合でも、プローブカードのウェハに対するの位置ずれを
防止できるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体試験装置を示
す側面図、第２図はその平面図、第３図はこの一実施例
で採用されたサンプルＩＣ取付用ソケットの平面図、第
４図は従来の半導体試験装置を示す側面図、第５図はそ
の平面図、第６図は従来のサンプルＩＣ取付用ソケット
の平面図である。 図において、１はプローブカード、２は不良マーク付与
部材挿通穴、４はプローブ、７はサンプルＩＣ取付用ソ
ケット、８はサンプルＩＣ１９はウェハ、１０は不良マ
ーク付与部材挿通穴である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）第１の不良マーク付与部材挿通穴の設けられたプ
   ローブカードの一面側に、前記第１の不良マーク付与部
   材挿通穴を取囲むようにしてウェハテスト用の複数のプ
   ローブを配設するとともに、プローブカードの他面側に
   、前記プローブと位置的に対応させてウェハテストデバ
   ッグ用のサンプルＩＣ取付用ソケットを設けた半導体試
   験装置において、 前記サンプルＩＣ取付用ソケットに、前記第１の不良マ
   ーク付与部材挿通穴と位置的に対応させて第２の不良マ
   ーク付与部材挿通穴を設けたことを特徴とする半導体試
   験装置。