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JPS63193720A - 論理回路 - Google Patents

論理回路

Info

Publication number
JPS63193720A
JPS63193720A JP62025725A JP2572587A JPS63193720A JP S63193720 A JPS63193720 A JP S63193720A JP 62025725 A JP62025725 A JP 62025725A JP 2572587 A JP2572587 A JP 2572587A JP S63193720 A JPS63193720 A JP S63193720A
Authority
JP
Japan
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transistor
bipolar transistor
npn bipolar
pull
output signal
Prior art date
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Application number
JP62025725A
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English (en)
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JPH0535928B2 (ja
Inventor
Shoji Ueno
上野　昭司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62025725A priority Critical patent/JPS63193720A/ja
Priority to US07/151,231 priority patent/US4845386A/en
Priority to KR1019880001098A priority patent/KR900008051B1/ko
Publication of JPS63193720A publication Critical patent/JPS63193720A/ja
Publication of JPH0535928B2 publication Critical patent/JPH0535928B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

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  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はバイポーラ素子とＭＯ８素子とを同一基板上
に組込んだ１３ｉ　−ＭＯＳ型の論理回路に関し、特に
その出力特性の高速化技術に係わる。
（従来の技術） バイポーラ素子とＭＯ８素子とを同一基板上に組込んだ
ａｔ−ＭＯ８論理回路は、出力段に設けられたバイポニ
ラトランジスタをＭＯ８素子を用いて導通制御するもの
で、特に０ＭＯ８素子を用いて導通制御する場合には、
消費電力の低減と動作の高速化とを両立させることが可
能となる。
このような８１−ＣＭＯ８論理回路としては、例えば第
４図に示すような構成のものが知られている。この回路
は、Ｂｉ　−０ＭＯ８型のバラフッ回路を構成するもの
である。
第４図に示されているＢｉ　−ＣＭＯＳバッファ回路に
おいて、入力信号Ｖｉｎが供給される入力端子Ｔ１は、
電源電位Ｖｓｓと接地電位Ｖｓｓ間に直列接続されたＰ
型ＭＯ８ＦＥＴＱＩとＮ型ＭＯ８ＦＥＴＱ２より構成さ
れるインバータの入力端に接続される。このインバータ
の出力端子となるＦＥＴＱｌとＱ２との接続点はＮ型Ｍ
Ｏ８ＦＥＴＱ３のゲートに接続されており、このＦＥＴ
Ｑ３のドレインには抵抗Ｒ１を介して電源電位Ｖｃｃが
、またそのソースには抵抗Ｒ２、Ｒ３，ｔ５よびショッ
トキー型のＮＰＮバイポーラトランジスタＱ４より構成
される波形整形回路部１１を介して接地電位ＶＳＳが接
続されている。
このＢｉ　−ＣＭＯＳバッファ回路の出力段にはプルア
ップ用のＮＰＮバイポーラトランジスタＱ５とプルダウ
ン用のショットキー型ＮＰＮバイポーラトランジスタＱ
６が設けられており、トランジスタＱ５のコレクタは抵
抗Ｒ４を介して電源電位Ｖｃｃに接続され、そのエミッ
タはトランジスタＱ６のコレクタに接続される。このト
ランジスタＱ６のエミッタは接地電位Ｖｓｓに接続され
ている。そして、トランジスタＱ５と０６との接続点に
は出力端子Ｔ２が接続される。
プルアップ用のトランジスタＱ５には、抵抗Ｒ１とＦＥ
ＴＱ３との接続点にベースが接続されたショットキー型
のＮＰＮバイポーラトランジスタＱ７がダーリントン接
続されている。すなわち、トランジスタＱ５とＱ７の各
コレクタは共通接続され、トランジスタＱ５のベースに
はトランジスタＱ７のエミッタが接続されている。また
、トランジスタＱ５のベースとエミッタ間には、抵抗Ｒ
５が接続されている。
プルダウン用のＮＰＮバイポーラトランジスタＱ６のベ
ースには、ＦＥＴＱ３のソースが接続されている。
さらに、このＢｉ　−ＣＭＯＳバッファ回路には、その
動作の高速化のためにトランジスタＱ６へのベース電流
供給用としてショットキーダイオードＤＩ　、Ｄ２が設
けられている。このショットキーダイオードＤ１のアノ
ードはトランジスタＱ５のベースに接続され、そのカソ
ードはＦＥＴＱ３のドレインに接続されている。また、
ショットキーダイオードＤ２のアノードは出力端子Ｔ２
に接続され、そのカソードはＦＥＴＱ３のドレインに接
続されている。
次に、このような構成のａ＋　−ＣＭＯＳバッファ回路
の動作を説明する。
入力端子Ｔ１に供給される入力信号が“０パから“１″
レベルに遷移する際には、ＦＥＴＱｌがオフとなり、Ｆ
ＥＴＱ２がオンとなるので、ＦＥＴＱ３のゲートに供給
される電位は“０”レベルとなり、ＦＥＴＱ３はオフ状
態となる。このため、抵抗Ｒ１を介して電源電位ｖＣＣ
からトランジスタＱ７にベース電流が供給され、トラン
ジスタＱ１はオン状態となり、これによってプルアップ
用のトランジスタＱ５もオン状態となる。一方、プルダ
ウン用トランジスタＱ６にはベース電流が供給されず、
トランジスタＱ６はオフ状態となる。
したがって、抵抗Ｒ４およびトランジスタＱ５を介して
電源電位ＶＣＣから出力端子Ｔ２に電流が流れ、出力端
子Ｔ２の電位すなわち出力電圧は“Ｏ″から１”レベル
に変化する。この“０″から“１”レベルへの変化は、
プルアップ用のトランジスタＱ５にトランジスタＱ７を
ダーリントン接続していることにより、プルアップ用ト
ランジスタＱ５のみの場合に比べて＾速となる。
入力信号が“１′°から“０″レベルに遷移する際には
、ＦＥＴＱｌがオンとなり、ＦＥＴＱ２がオフとなるの
で、ＦＥＴＱ３のゲートに供給される電位は“１″レベ
ルとなり、ＦＥＴＱ３はオン状態となる。このため、プ
ルダウン用トランジスタＱ６のベースには、抵抗Ｒ１お
よびＦＥＴＱ３を介して電源電位Ｖｃｃからベース電流
が供給されると共に、ショットキーダイオードＤ１およ
びＦＥＴＱ３を介してトランジスタＱ５のベースからベ
ース電流が供給され、さらにダイオードＤ２およびＦＥ
ＴＱ３を介して出力端子Ｔ２からちべ−スミ流が供給さ
れる。これにより、トランジスタＱ６はオン状態となる
。この時、プルアップ用のトランジスタＱ５にはベース
電流が供給されないので、トランジスタＱ５はオフ状態
である。したがって、出力端子Ｔ２の電位は接地電位Ｖ
ｓｓ側に引抜かれ、出力端子Ｔ２の電位すなわち出力電
圧は“１″からＯ１１レベルに変化する。この１”から
“０″レベルへの変化は、前述のようにショットキーダ
イオード０１．０２によってプルダウン用トランジスタ
Ｑ６に供給されるベース電流が増やされていることによ
り、これらのダイオードＤ１、Ｄ２を介した電流経路が
ない場合に比べて高速となる。
抵抗Ｒ２、Ｒ３とショットキー型のＮＰＮトランジスタ
Ｑ４とから成る波形整形用回路部１１は、ダイオードと
して動作するトランジスタＱ４によりプルダウン用のト
ランジスタＱ６のコレクタ電流を一定にし、“１″から
“０″レベルへの立ち下がり波形を整形するために用い
られている。
このように、このＢｉ　−ＣＭＯＳバッファ回路にあっ
ては、プルアップ用のトランジスタＱ５にトランジスタ
Ｑ７をダーリントン接続することによって出力信号の“
Ｏ”から“１”の立上がり遷移を早め、またダイオード
Ｄ１、Ｄ２によってプルダウン用のトランジスタＱ６へ
のベース電流供給経路を増やすことにより出力信号の１
”から“Ｏ”への立ち下がり遷移を早めている。
しかしながら５、このような構成の３ｉ　−ＣＭＯＳバ
ッファ回路にあっては、トランジスタＱ７のベースには
、ＦＥＴＱ３のドレイン・基板間の寄生容１１（ＣＩ）
と、トランジスタＱ７のコレクタ・ベース間、およびベ
ース・エミッタ間の寄生容量（Ｃ２、Ｃ３）の他に、出
力信号の立ち下がりを早めるために設けられたダイオー
ドＤ１、Ｄ２によって、さらにそれらの各カソード・基
板間の寄生容量（Ｃ４、Ｃ５）が付加されることになる
。
このため、ＦＥＴＱ３がオン状態となった際のトランジ
スタＱ７のベース電位の上昇は、抵抗Ｒ１と寄生容１１
０１〜Ｃ５とによって定められる時定数に従って遅延さ
れることになるので、入力信号が供給されこの入力信号
が所定のレベルに達してから出力信号が所定レベルに立
上がるまでの立上がり伝播遅延時間ｔＰＬ　Ｈは、ダイ
オードＤｉ　、Ｄ２を設けたことにより大きくなってし
まう。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の論理回路では出力信号の立ち下がり遷移時間を短くす
る構成にすると、この影響で入力信号に対する出力信号
の立上がり伝播遅延時間が長くなってしまう点を改善し
、出力信号の立上がり伝播遅延時間に影響を与えること
なくその立ち下がり時の遷移を早め、出力特性の良好な
論理回路を提供することを目的とする。
［発明の構成コ （問題点を解決するための手段） この発明に係わる論理回路にあっては、電源端子間にそ
れぞれのコレクタ・エミッタ間の電流通路が直列接続さ
れ、その直列接続点が出力端子に接続されている第１お
よび第２のＮＰＮバイポーラトランジスタと、入力信号
に応じて前記第１のＮＰＮバイポーラトランジスタと前
記第２のＮＰＮバイポーラトランジスタとを選択的にス
イッチング駆動制御する第１のＭＯＳＦＥＴと、前記出
力端子と前記第２のＮＰＮバイポーラトランジスタのベ
ースとの間にコレクタ・エミッタ間の電流通路が挿入さ
れている第３のＮＰＮバイポーラトランジスタと、一端
が前記出力端子に接続され、他端が前記第３のＮＰＮバ
イポーラトランジスタのベースに接続され、ゲートが前
記第１のＭＯＳＦＥＴのゲートに接続された前記第１の
ＭＯＳＦＥＴと同一導電型の第２（７）ＭＯＳＦＥＴと
を具備したものである。
（作用） このよ°うな構成の論理回路にあっては、出力信号の立
ち下がり時の遷移は、前記第１のＭＯＳＦＥＴを介した
電源からの電流の他に、前記第２のＭＯＳＦＥＴによっ
て導通される前記第３のＮＰＮバイポーラトランジスタ
を介した出力端子からの電流も前記第２のＮＰＮバイポ
ーラトランジスタのベースに供給できることで早めるこ
とができる。しかも、この出力信号の立ち下がり時の遷
移を早めるために設けられた第２のＭＯＳＦＥＴと第４
のバイポーラトランジスタに存在する寄生容量は前記第
１のバイポーラトランジスタへのベース電流供給経路に
は付加されないため、出力信号の立ち下がり時の遷移を
早めるための手段が入力信号に対する出力信号の立上が
り伝播遅延時間に影響を与えることはない。
したがって、出力信号の立上がり伝播遅延時間に影響を
与えることなくその立ち下がり時の遷移を早めることが
可能となる。
〈実施例） 以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる論理回路を示す回
路図であり、この回路はＢｉ　−ＣＭＯＳバッファ回路
を構成している。
このＢ１−ＣＭＯＳバッファ回路は、電源端子間にそれ
ぞれのコレクタ・エミッタ間の電流通路が直列接続され
ているプルアップ用のＮＰＮバイポーラトランジスタＱ
５とプルダウン用のショットキー型ＮＰＮバイポーラト
ランジスタＱ６とを入力信号に応じてＮ型ＭＯ８ＦＥＴ
Ｑ３により選択的に導通制御している点は第４図の従来
の回路と同様であるが、前記のような立上がり伝播遅延
時間を増加する要因となっているダイオードＤ１゜Ｄ２
を使用せず、その代わりにプルダウン用のトランジスタ
Ｑ６にダーリントン接続したショットキー型のＮＰＮバ
イポーラトランジスタＱ８と、このトランジスタを制御
するＮ型ＭＯ８ＦＥＴＱ９とを設けたものである。
Ｎ型ＭＯ８Ｆ、ＥＴＱ３は、第４図の場合と同様にプル
アップ用のＮＰＮバイポーラトランジスタＱ５にダー・
リントン接続されたＮＰＮバイポーラトランジスタＱ７
と、プルダウン用のＮＰＮバイポーラトランジスタＱ６
の導通状態とを選択的に制御するためのものであるが、
このＦＥＴＱ３ゲートにはＮ型ＭＯ５ＦＥＴＱ９のゲー
トが共通接続されている。このＮ型ＭＯ８ＦＥＴＱ９の
ドレインは出力端子Ｔ２に接続され、またそのソースは
ＮＰＮバイポーラトランジスタＱ８のベースに接続され
ている。
このトランジスタＱ８は、前述のようにトランジスタＱ
６にダーリントン接続、すなわちトランジスタＱ８のコ
レクタが出力端子Ｔ２に接続され、そのエミッタがトラ
ンジスタＱ６のベースに接続されている。また、トラン
ジスタＱ８のベース・エミッタ間には、このトランジス
タＱ８のベース電流引抜き用として作用する抵抗Ｒ６が
接続されている。
次に、このような構成のＢｉ　−ＣＭＯＳバッファ回路
の動作を説明する。
入力端子Ｔ１に供給される入力信号が“０”から“１″
レベルに遷移する際には、ＦＥＴＱｌがオフとなり、Ｆ
ＥＴＱ２がオンとなるので、Ｆ　Ｅ　１７Ｑ　３のゲー
トに供給される電位は“０”レベルとなり、ＦＥＴＱ３
およびＦＥＴＱ９は共にオフ状態となる。このため、ト
ランジスタＱ７には抵抗Ｒ１を介して電源電位ｙｃｃか
らベース電流が供給されて、トランジスタＱ７はオン状
態となり、これによってプルアップ用のトランジスタＱ
５もオン状態となる。一方、プルダウン用トランジスタ
Ｑ６にはベース電流が供給されないので、トランジスタ
Ｑ６はオフ状態となる。したがって、抵抗Ｒ４およびト
ランジスタＱ５を介して電源電位ＶＣＯから出力端子Ｔ
２に電流が流れ、出力端子Ｔ２の電位すなわち出力電圧
は“０″から“１″レベルに遷移する。この“０゛から
１４１１１レベルへの遷移は、プルアップ用のトランジ
スタＱ５にトランジスタＱ７をダーリントン接続してい
ることにより、プルアップ用トランジスタＱ５のみの場
合に比べて高速となる。
入力信号が°１”から“０″レベルに遷移する際には、
ＦＥＴＱｌがオンとなり、ＦＥＴＱ２がオフとなるので
、ＦＥＴＱ３のゲートに供給される電位は″１ルベルと
なり、ＦＥＴＱ３はオン状態となる。このため、プルダ
ウン用トランジスタＱ６のベースには、抵抗Ｒ１および
ＦＥＴＱ３を介して電源電位ｙｃｃから電流が供給され
る。また、ＦＥＴＱ９もオン状態となるので、これによ
ってトランジスタＱＢにベース電流が供給され、トラン
ジスタＱ８はオン状態となる。この結果、プルダウン用
のトランジスタＱ６には、トランジスタＱ８を介して出
力端子Ｔ２からもベース電流が供給され、トランジスタ
Ｑ６はオン状態となる。
この時、プルアップ用のトランジスタＱ５にはベース電
流が供給されないので、トランジスタＱ５はオフ状態で
ある。したがって、出力端子Ｔ２の電位は接地電位Ｖｓ
ｓ側に引抜かれ、出力端子Ｔ２の電位すなわち出力電圧
は“１”から“０”レベルに遷移する。この“１”から
“ｏ″レベルの遷移は、トランジスタＱ６に流れ込むベ
ース電流がバイポーラトランジスタＱ８のコレクタ電流
分だけ増加することにより、このトランジスタＱ８を介
した電流経路がない場合に比べて高速となる。
抵抗Ｒ２、Ｒ３とトランジスタＱ４とから成る波形整形
用回路部１１は、ダイオードとして動作するトランジス
タＱ４によりプルダウン用のトランジスタＱ６のコレク
タ電流を一定にして、１１１　Ｉ＋から“０”レベルへ
の立ち下がり波形を整形するために用いられている。
このように、この８１−ＣＭＯＳバッフ７回路にあって
は、プルアップ用のトランジスタＱ５にトランジスタＱ
７をダーリントン接続することによって出力信号、の立
上がり遷移を早め、またＦＥＴＱ３を介して供給される
ベース電流の他に、ＦＥＴＱ９によって導通されるバイ
ポーラトランジスタＱ８からもバイポーラトランジスタ
Ｑ６にベース電流を供給することによりその立ち下がり
遷移を早めている。しかも、この出力信号の立ち下がり
遷移を早めるために設けられたＦＥＴＱ９とバイポーラ
トランジスタＱ８に存在する寄生容量はバイポーラトラ
ンジスタＱ７へのベース電流供給経路に付加されないた
め、ＦＥＴＱ９、トランジスタＱ８が入力信号に対する
出力信号の立上がり伝播遅延時間に影響を与えることは
ない。
第２図は第１図に示したＢｉ　−ＣＭＯＳＭＯＳバフフ
ッ出力特性のシミュレーション結果を示すものである。
この因において、ａとして示されている波形は入力端子
Ｔ１に供給されるＣＭＯＳレベルの入力信号、ｂとして
示されている波形は出力端子Ｔ２から出力されるＴＴＬ
レベルの出力信号、またｂ′として示されている波形は
第４図に示した従来の回路における出力信号を示すもの
である。
このように、この発明によるＢｉ　−ＣＭＯＳバッファ
回路では、入力信号が供給されてから出力信号が所定レ
ベルに立上がるまでの立上がり伝播遅延時間ｔ、Ｌ　Ｈ
を、従来に比し約０．４　［ｎｓ１程度改善することが
できる。また、入力信号が供給されてから出力信号が所
定レベルに立下がるまでの立ち下がり伝播遅延時間ｔＰ
ＨＬは、従来の回路と同様である。
また、この図から分るように、この発明の出力信号の立
ち下がりではリンギングが発生しているが、これは、例
えばトランジスタＱ８のコレクタと出力端子Ｔ２との間
にダイオードを順方向接続することによって容易に解決
することができる。
第３図はこの発明の他の実施例に係わる３ｉ　−ＣＭＯ
８２人カアンドゲートを示すものである。
この回路において、入力端子Ｔ１１、ＴＩ２にそれぞれ
“１”レベルの入力信号が供給されると、Ｐ型ＭＯ８Ｆ
ＥＴＱ１とＮ！１Ｍ０８ＦＥＴＱ２より成るインバータ
、およびＰ型ＭＯ８ＦＥＴＱ１　’とＮ型ＭＯ８ＦＥＴ
Ｑ２　’　より成るインバータの出力が共に“Ｏ”レベ
ルとなるので、ＦＥＴＱ３、Ｑ３’が共にオフし、ショ
ットキー型のＮＰＮバイポーラトランジスタＱ７にベー
ス電流が供給される。これによりＮＰＮバイポーラトラ
ンジスタＱ５がオン状態となり、出力端子Ｔ２の電位は
１”レベルとなる。
入力端子Ｔ１１、Ｔ１２の少なくとも一方に“Ｏ″レベ
ル入力信号が供給される場合には、ＦＥＴＱ３　、Ｑ３
　”の内のいずれか一方または両方がオン状態となる。
また同様にＦＥＴＱ９　、Ｑ９　’のいずれか一方また
は両方がオン状態となり、ショットキー型のＮＰＮバイ
ポーラトランジスタＱ８にベース電流が供給される。こ
の結果、ショットキー型のＮＰＮバイポーラトランジス
タＱ６がオン状態となり、出力端子Ｔ２の電位は゛０パ
レベルとなる。
したがって、この回路はアンド回路として動作する。こ
の場合にも、前述のＢｉ　−ＣＭＯＳバッファ回路と同
様、入力信号に対する出力信号の立上がり時の伝播遅延
時間ｔＰＬＨを改善することができる。
尚、ここではバッファ回路と２人カアンドゲートを構成
する実施例だけを説明したが、同様にして例えばオアゲ
ート等の他の論理回路を構成することも可能である。
［発明の効果コ 以上のようにこの発明によれば、出力信号の立ち下がり
遷移時間を早め、しかも入力信号に対する出力信号の立
上がり伝播遅延時間を短くすることができ、出力特性の
良好な論理回路が得られるようになる。
【図面の簡単な説明】
第１因はこの発明の一実施例に係わる論理回路を説明す
る回路図、第２図は第１図に示した論理回路の出力特性
を説明する図、第３図はこの発明の他の実施例を説明す
る回路図、第４図は従来の論理回路を説明する回路図で
ある。 Ｑｌ・・・Ｐ型ＭＯ８ＦＥＴ、Ｑ２　、Ｑ３　、Ｑ９・
・・Ｎ型ＭＯ８ＦＥＴ、Ｑ４　、Ｑ６　、Ｑ７　、Ｑ８
　・＞ヨツトキー型ＮＰＮバイポーラトランジスタ、Ｑ
５・・・ＮＰＮバイポーラトランジスタ、Ｒ１−Ｒ６・
・・抵抗。 出願人代理人　弁理士　鈴江武彦 第２図 第３図 第４図

Claims (2)

    【特許請求の範囲】
  1. （１）電源端子間にそれぞれのコレクタ・エミッタ間の
    電流通路が直列接続され、その直列接続点が出力端子に
    接続されている第１および第２のＮＰＮバイポーラトラ
    ンジスタと、 入力信号に応じて前記第１のＮＰＮバイポーラトランジ
    スタと前記第２のＮＰＮバイポーラトランジスタとを選
    択的にスイッチング駆動制御する、１のＭＯＳＦＥＴと
    、 前記出力端子と前記第２のＮＰＮバイポーラトランジス
    タのベースとの間にコレクタ、エミッタ間の電流通路が
    挿入されている第３のＮＰＮバイポーラトランジスタと
    、 一端が前記出力端子に接続され、他端が前記第３のＮＰ
    Ｎバイポーラトランジスタのベースに接続され、ゲート
    が前記第１のＭＯＳＦＥＴのゲートに接続された前記第
    １のＭＯＳＦＥＴと同一導電型の第２のＭＯＳＦＥＴと
    を具備することを特徴とする論理回路。
  2. （２）前記第２および第３のＮＰＮバイポーラトランジ
    スタはショットキー型のＮＰＮバイポーラトランジスタ
    である特許請求の範囲第１項記載の論理回路。
JP62025725A 1987-02-06 1987-02-06 論理回路 Granted JPS63193720A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62025725A JPS63193720A (ja) 1987-02-06 1987-02-06 論理回路
US07/151,231 US4845386A (en) 1987-02-06 1988-02-01 Bi-MOS logic circuit having a totem pole type output buffer section
KR1019880001098A KR900008051B1 (ko) 1987-02-06 1988-02-06 논리회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62025725A JPS63193720A (ja) 1987-02-06 1987-02-06 論理回路

Publications (2)

Publication Number Publication Date
JPS63193720A true JPS63193720A (ja) 1988-08-11
JPH0535928B2 JPH0535928B2 (ja) 1993-05-27

Family

ID=12173776

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62025725A Granted JPS63193720A (ja) 1987-02-06 1987-02-06 論理回路

Country Status (3)

Country Link
US (1) US4845386A (ja)
JP (1) JPS63193720A (ja)
KR (1) KR900008051B1 (ja)

Cited By (1)

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