JPS63188891A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63188891A JPS63188891A JP62020703A JP2070387A JPS63188891A JP S63188891 A JPS63188891 A JP S63188891A JP 62020703 A JP62020703 A JP 62020703A JP 2070387 A JP2070387 A JP 2070387A JP S63188891 A JPS63188891 A JP S63188891A
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- JP
- Japan
- Prior art keywords
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- cell array
- memory cell
- bit line
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速な続出し／書込みサイクルが可能な半導
体記憶装置に関するものである。
体記憶装置に関するものである。
従来のダイナミック型ＭＯ３半導体記憶装置のメモリセ
ルアレイの構成例を第３図、第４図に示す。ダイナミッ
ク型ＭＯ３−ＲＡＭでは、その総消費電流のうちビット
線の充放電が占める割合が大きい。そこで、各アクティ
ブサイクルで、入力アドレスに関係するメモリセルアレ
イブロックのみ動作させ、他は動作させない（ビット線
をプリチャージ状態に保つ）こと（以下「メモリセルア
レイの部分動作」という）により、ビット線充放電電流
を半分に低減するなどのことが行なわれている。
ルアレイの構成例を第３図、第４図に示す。ダイナミッ
ク型ＭＯ３−ＲＡＭでは、その総消費電流のうちビット
線の充放電が占める割合が大きい。そこで、各アクティ
ブサイクルで、入力アドレスに関係するメモリセルアレ
イブロックのみ動作させ、他は動作させない（ビット線
をプリチャージ状態に保つ）こと（以下「メモリセルア
レイの部分動作」という）により、ビット線充放電電流
を半分に低減するなどのことが行なわれている。
第３図は、例えばＩＭビットダイナミックＭＯ３−ＲＡ
Ｍの場合を示す。第３図において、１はコラムデコーダ
、２はロウデコーダ、３〜６はメモリセルアレイブロッ
クである。同図において、メモリセルアレイは外部ロウ
アドレス人力ＲＡ＝ｒＯＪ、ｒｌＪにより分割されるて
いる。すなわち外部ロウアドレス人力ＲＡ＝ ｒＯＪは
メモリセルアレイブロック３．５に対応し、外部ロウア
ドレス人力ＲＡ＝「１」はメモリセルアレイブロック４
，６に対応している。例えば、外部ロウアドレス人力Ｒ
Ａ＝ ｒＯＪの場合、ＲＡ−ｒｌＪに対応するメモリセ
ルアレイブロック４．６は動作が不要であり、これらに
対しては、センスアンプは非活性状態を保ち、ビット線
はプリチャージ状態に保たれる。
Ｍの場合を示す。第３図において、１はコラムデコーダ
、２はロウデコーダ、３〜６はメモリセルアレイブロッ
クである。同図において、メモリセルアレイは外部ロウ
アドレス人力ＲＡ＝ｒＯＪ、ｒｌＪにより分割されるて
いる。すなわち外部ロウアドレス人力ＲＡ＝ ｒＯＪは
メモリセルアレイブロック３．５に対応し、外部ロウア
ドレス人力ＲＡ＝「１」はメモリセルアレイブロック４
，６に対応している。例えば、外部ロウアドレス人力Ｒ
Ａ＝ ｒＯＪの場合、ＲＡ−ｒｌＪに対応するメモリセ
ルアレイブロック４．６は動作が不要であり、これらに
対しては、センスアンプは非活性状態を保ち、ビット線
はプリチャージ状態に保たれる。
メモリセルアレイブロック内のメモリセルアレイの様子
を第４図に示す。第４図において、ＢＬＯ１丁ＬＯ，Ｂ
ＬＩ、ＢＬＩはビット線対、ｌ／Ｏ０、ｌ／Ｏ０．ｌ／
Ｏ１．ｒ７万ゴはデータ線対、ＳＡＯ，ＳＡＩはビット
線対毎に配置され。
を第４図に示す。第４図において、ＢＬＯ１丁ＬＯ，Ｂ
ＬＩ、ＢＬＩはビット線対、ｌ／Ｏ０、ｌ／Ｏ０．ｌ／
Ｏ１．ｒ７万ゴはデータ線対、ＳＡＯ，ＳＡＩはビット
線対毎に配置され。
ビット線電位を検知・増幅するセンスアンプ、ＣＧＯ，
σＧＯ，ＣＧ１． σ百ゴはコラムアドレスに従って選
択されるコラム選択信号ａをコラム選択線Ｃ８を介して
受はビット線対をデータ線対に接続するためのコラム選
択ゲートである。図示されていないが、上記ビット線対
と交差して複数のワード線が配置され、またビット線対
とワード線との交点にはメモリセルが配置されている。
σＧＯ，ＣＧ１． σ百ゴはコラムアドレスに従って選
択されるコラム選択信号ａをコラム選択線Ｃ８を介して
受はビット線対をデータ線対に接続するためのコラム選
択ゲートである。図示されていないが、上記ビット線対
と交差して複数のワード線が配置され、またビット線対
とワード線との交点にはメモリセルが配置されている。
例えば外部ロウアドレス人力ＲＡ＝ ｒＯＪの場合、メ
モリセルアレイブロック３中のワード線が１本選択状態
となり、メモリセルアレイブロック３中のビット線対例
えばＢＬＯ，ＢＬＯに信号電位が読み出された後、セン
スアンプ活性化信号φ、。
モリセルアレイブロック３中のワード線が１本選択状態
となり、メモリセルアレイブロック３中のビット線対例
えばＢＬＯ，ＢＬＯに信号電位が読み出された後、セン
スアンプ活性化信号φ、。
が立ち上がってセンスアンプＳＡＯが活性化され、ビッ
ト線電位の検知・増幅が行なわれる。この後、外部コラ
ムアドレス入力ＣＡに対応するコラムデコーダが選択さ
れ、上記ビット線対に対応するコラム選択線Ｃ８のうち
１本がｒＨＪレベルとなる。
ト線電位の検知・増幅が行なわれる。この後、外部コラ
ムアドレス入力ＣＡに対応するコラムデコーダが選択さ
れ、上記ビット線対に対応するコラム選択線Ｃ８のうち
１本がｒＨＪレベルとなる。
これにより、ビット線対ＢＬＯ，ＢＬＯがデータ線対ｌ
／Ｏ０．１）００に接続され、ビット線対に対してデー
タ線対を通して外部からデータの入出力が行なわれる。
／Ｏ０．１）００に接続され、ビット線対に対してデー
タ線対を通して外部からデータの入出力が行なわれる。
メモリセルアレイプロ・７り４に対してはワード線はす
べて非選択状態であり、センスアンプ活性化信号φ、も
発生しない。
べて非選択状態であり、センスアンプ活性化信号φ、も
発生しない。
このような動作をメモリセルアレイブロック５に対して
も全く同様に行なう。この場合、メモリセルアレイブロ
ック６はメモリセルアレイブロック４と同様の動作とな
る。
も全く同様に行なう。この場合、メモリセルアレイブロ
ック６はメモリセルアレイブロック４と同様の動作とな
る。
従来の半導体記憶装置は、上述したように、ビット線対
へのデータ入出力線は、データ読出し時と書込み時とで
同一線を共用しており、従って、同一コラムアドレスに
対するデータ読出し／書込みのサイクルの時間が長くな
っていた。また、従来、メモリセルアレイの部分動作を
行なう場合には、非動作ブロック内のビット線、データ
Ｉ／Ｏ線およびコラム選択ゲートは休止状態を保ち、全
く利用されていなかった。
へのデータ入出力線は、データ読出し時と書込み時とで
同一線を共用しており、従って、同一コラムアドレスに
対するデータ読出し／書込みのサイクルの時間が長くな
っていた。また、従来、メモリセルアレイの部分動作を
行なう場合には、非動作ブロック内のビット線、データ
Ｉ／Ｏ線およびコラム選択ゲートは休止状態を保ち、全
く利用されていなかった。
従来のダイナミック型半導体記憶装置は以上のように構
成されているので、非動作ブロックのビット線、データ
線およびコラム選択ゲートは全く利用されないことにな
る。
成されているので、非動作ブロックのビット線、データ
線およびコラム選択ゲートは全く利用されないことにな
る。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、非動作ブロックのコラム選択ゲ
ート、データ線およびビット線を利用して、高速な読出
し／書込みサイクルを実現するものである。
の目的とするところは、非動作ブロックのコラム選択ゲ
ート、データ線およびビット線を利用して、高速な読出
し／書込みサイクルを実現するものである。
このような目的を達成するために本発明は、複数のワー
ド線およびビット線と、これらの交点に位置するメモリ
セルから成るメモリセルアレイを有し、このメモリセル
アレイは複数のブロックに分割され、あるアクティブサ
イクル中には複数のブロックのうちの一部のみが動作す
る構成の半導体記憶装置において、動作する一部のブロ
ックのビット線対を隣り合う非動作ブロックのビット線
対とトランスファゲートを介して接続し、メモリセルへ
のデータ書込みは隣り合う非動作ブロックのビット線対
を介して行なうようにしたものである。
ド線およびビット線と、これらの交点に位置するメモリ
セルから成るメモリセルアレイを有し、このメモリセル
アレイは複数のブロックに分割され、あるアクティブサ
イクル中には複数のブロックのうちの一部のみが動作す
る構成の半導体記憶装置において、動作する一部のブロ
ックのビット線対を隣り合う非動作ブロックのビット線
対とトランスファゲートを介して接続し、メモリセルへ
のデータ書込みは隣り合う非動作ブロックのビット線対
を介して行なうようにしたものである。
本発明に係わる半導体記憶装置においては、非動作ブロ
ックのビット線、データＩ／Ｏ＆？Ｉおよびコラム選択
ゲートは、隣接する動作ブロックのビット線にデータを
書き込むための書込み系とじて作用する。
ックのビット線、データＩ／Ｏ＆？Ｉおよびコラム選択
ゲートは、隣接する動作ブロックのビット線にデータを
書き込むための書込み系とじて作用する。
本発明に係わる半導体記憶装置におけるメモリセルブロ
ックとコラムデコーダの一実施例を第１図に示す。第１
図において、ＴＧ、下ではトランスファゲートであり、
同図において第４図と同一部分又は相当部分には同一符
号が付しである。各ビット線ＢＬＯ，ＢＬＯは、トラン
スファゲートＴＧ、〒万を介して隣接メモリセルアレイ
ブロック４のビット線ＢＬＩ、ＢＬＩと接続されており
、トランスフアゲ−）ＴＯ，ＴＧのゲートにはコラム選
択線ＣＳを介してコラム選択信号ａが入力されている。
ックとコラムデコーダの一実施例を第１図に示す。第１
図において、ＴＧ、下ではトランスファゲートであり、
同図において第４図と同一部分又は相当部分には同一符
号が付しである。各ビット線ＢＬＯ，ＢＬＯは、トラン
スファゲートＴＧ、〒万を介して隣接メモリセルアレイ
ブロック４のビット線ＢＬＩ、ＢＬＩと接続されており
、トランスフアゲ−）ＴＯ，ＴＧのゲートにはコラム選
択線ＣＳを介してコラム選択信号ａが入力されている。
外部ロウアドレス人力ＲＡ＝ ｒＯＪの場合、メモリセ
ルアレイブロック３中のワード線が１本選択状態となり
、センスアンプ活性化信号φ、。が立ち上がってセンス
アンプＳＡＯが活性化し、メモリセルアレイブロック３
内のビット線対ＢＬＯ。
ルアレイブロック３中のワード線が１本選択状態となり
、センスアンプ活性化信号φ、。が立ち上がってセンス
アンプＳＡＯが活性化し、メモリセルアレイブロック３
内のビット線対ＢＬＯ。
ＢＬＯ上の信号が検知・増幅される。この後、外部コラ
ムアドレス人力ＣＡに対応するコラム選択線例えばＣ８
がｒＨＪレベルとなる。このときデータ線対ｌ／Ｏ０．
ｌ／Ｏ０にはデータ続出し系、データ線対１）０１．ｌ
／Ｏ１にはデータ書込み系が接続される。これにより、
ビット線対ＢＬＯ、ＢＬＯには、ｌ／Ｏ０．ｌ／Ｏ０を
介したデータ読出し系と、ｌ／Ｏ１．ｌ／Ｏ１．ＢＬＩ
、ＢｒゴおよびＴＧ、下方を介したデータ書込み系とが
接続される。このように、同一ビット線対に対するデー
タ読出し系とデータ書込み系とが別系統で構成されるこ
とにより次のような利点が生じる。
ムアドレス人力ＣＡに対応するコラム選択線例えばＣ８
がｒＨＪレベルとなる。このときデータ線対ｌ／Ｏ０．
ｌ／Ｏ０にはデータ続出し系、データ線対１）０１．ｌ
／Ｏ１にはデータ書込み系が接続される。これにより、
ビット線対ＢＬＯ、ＢＬＯには、ｌ／Ｏ０．ｌ／Ｏ０を
介したデータ読出し系と、ｌ／Ｏ１．ｌ／Ｏ１．ＢＬＩ
、ＢｒゴおよびＴＧ、下方を介したデータ書込み系とが
接続される。このように、同一ビット線対に対するデー
タ読出し系とデータ書込み系とが別系統で構成されるこ
とにより次のような利点が生じる。
通常、ダイナミック型ＭＯ３−ＲＡＭでは、第２図に示
すような読出し／書込みサイクルが行なわれている。Ｒ
ＡＳ、ＣＡＳ （第２図（ａ） 、 （ｂ） ）各々の
降下エツジでラッチされたロウアドレスＲＡ、コラムア
ドレスＣＡ（第２図（Ｃ））に対してデータ読出しが行
なわれた後に、ライトエネイブル信号ＷＥを降下させ（
第２図（ｄ））、同一アドレスにデータ書込みを行なう
。信号ＷＥはｒＨＪレベルで読出し、ｒＬＪレベルで書
込み動作である。
すような読出し／書込みサイクルが行なわれている。Ｒ
ＡＳ、ＣＡＳ （第２図（ａ） 、 （ｂ） ）各々の
降下エツジでラッチされたロウアドレスＲＡ、コラムア
ドレスＣＡ（第２図（Ｃ））に対してデータ読出しが行
なわれた後に、ライトエネイブル信号ＷＥを降下させ（
第２図（ｄ））、同一アドレスにデータ書込みを行なう
。信号ＷＥはｒＨＪレベルで読出し、ｒＬＪレベルで書
込み動作である。
このような場合、従来例のようにデータ線が読出し／書
込み共用方式であると、完全にデータを読み出して後に
書込み系を活性化させる必要があるが、本実施例では、
両者の間にかなりの重なり期間を持たせることができ、
このようなデータ続出し／書込みサイクルを短くするこ
とができる。第２図（ｅ）は読出しデータＤ。Ｕい第２
図（ｆ）は書込みデータＤ！、を示し、第２図（ｅ）の
ＴＺはハイ・インピーダンス（Ｈｉ−Ｚ）の期間、ＴＡ
はアクセス時間を示す。
込み共用方式であると、完全にデータを読み出して後に
書込み系を活性化させる必要があるが、本実施例では、
両者の間にかなりの重なり期間を持たせることができ、
このようなデータ続出し／書込みサイクルを短くするこ
とができる。第２図（ｅ）は読出しデータＤ。Ｕい第２
図（ｆ）は書込みデータＤ！、を示し、第２図（ｅ）の
ＴＺはハイ・インピーダンス（Ｈｉ−Ｚ）の期間、ＴＡ
はアクセス時間を示す。
外部ロウアドレス人力ＲＡ＝ｒｌＪの場合には、上記と
は逆に、データ線対ｌ／Ｏ０．ｌ／Ｏ０を書込み系、ｌ
／Ｏ１．ｌ／Ｏｆを読出し系として使用すると、外部ロ
ウアドレス人力ＲＡ＝ ｒＯＪの場合と全く同様の動作
を行なうことができる。
は逆に、データ線対ｌ／Ｏ０．ｌ／Ｏ０を書込み系、ｌ
／Ｏ１．ｌ／Ｏｆを読出し系として使用すると、外部ロ
ウアドレス人力ＲＡ＝ ｒＯＪの場合と全く同様の動作
を行なうことができる。
以上は、メモリセルアレイブロック３．４を例にとって
示したが、メモリセルアレイブロック５．６についても
全く同様の動作となる。
示したが、メモリセルアレイブロック５．６についても
全く同様の動作となる。
このように、本実施例では、非動作ブロックに属するビ
ット線、コラム選択ゲートおよびデータＩ／Ｏ線を有効
に利用することにより、回路積成を複雑化せずに、デー
タ読出し系と書込み系とを分離して、高速な読出し／書
込みサイクルが実現できる。
ット線、コラム選択ゲートおよびデータＩ／Ｏ線を有効
に利用することにより、回路積成を複雑化せずに、デー
タ読出し系と書込み系とを分離して、高速な読出し／書
込みサイクルが実現できる。
以上説明したように本発明は、動作する一部のブロック
のビット線対を隣り合う非動作ブロックのビット線対と
トランスファゲートを介して接続し、メモリセルへのデ
ータ書込みは隣り合う非動作ブロックのビット線対を介
して行なうことにより、非動作ブロックのデータ線、ビ
ット線およびコラム選択ゲートを有効に利用することが
できるので、高速な読出し／書込みサイクルが可能で且
つ構成の簡単な半導体記憶装置を得ることができる効果
がある。
のビット線対を隣り合う非動作ブロックのビット線対と
トランスファゲートを介して接続し、メモリセルへのデ
ータ書込みは隣り合う非動作ブロックのビット線対を介
して行なうことにより、非動作ブロックのデータ線、ビ
ット線およびコラム選択ゲートを有効に利用することが
できるので、高速な読出し／書込みサイクルが可能で且
つ構成の簡単な半導体記憶装置を得ることができる効果
がある。
第１図は本発明に係わる半導体記憶装置におけるメモリ
セルアレイブロックとコラムデコーダの一実施例を示す
回路図、第２図はその動作を説明するためのタイムチャ
ート、第３図は従来の半導体記憶装置におけるメモリセ
ルアレイ構成を示す構成図、第４図はメモリセルアレイ
ブロックとコラムデコーダを示す回路図である。 １・・・コラムデコーダ、３，４・・・メモリセルアし
てゴ・・・データ線、ＣＳ・・・コラム選択線、ＳＡＯ
。 ＳＡＩ・・・センスアンプ、ＣＧＯ，すてτ、ＣＧＩ、
σＧｌ・・・コラム選択ゲート、ＴＯ，下で・・・トラ
ンスファゲート。
セルアレイブロックとコラムデコーダの一実施例を示す
回路図、第２図はその動作を説明するためのタイムチャ
ート、第３図は従来の半導体記憶装置におけるメモリセ
ルアレイ構成を示す構成図、第４図はメモリセルアレイ
ブロックとコラムデコーダを示す回路図である。 １・・・コラムデコーダ、３，４・・・メモリセルアし
てゴ・・・データ線、ＣＳ・・・コラム選択線、ＳＡＯ
。 ＳＡＩ・・・センスアンプ、ＣＧＯ，すてτ、ＣＧＩ、
σＧｌ・・・コラム選択ゲート、ＴＯ，下で・・・トラ
ンスファゲート。
Claims (2)
- （１）複数のワード線およびビット線と、これらの交点
に位置するメモリセルから成るメモリセルアレイを有し
、このメモリセルアレイは複数のブロックに分割され、
あるアクティブサイクル中には複数のブロックのうちの
一部のみが動作する構成の半導体記憶装置において、前
記動作する一部のブロックのビット線対を隣り合う非動
作ブロツクのビット線対とトランスファゲートを介して
接続し、メモリセルへのデータ書込みは前記隣り合う非
動作ブロックのビット線対を介して行なうことを特徴と
する半導体記憶装置。 - （２）メモリセルへのデータ書込みは、非動作ブロック
のコラム選択ゲートおよびデータＩ／Ｏ線を用いて行な
われることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020703A JPS63188891A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020703A JPS63188891A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188891A true JPS63188891A (ja) | 1988-08-04 |
Family
ID=12034506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020703A Pending JPS63188891A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188891A (ja) |
-
1987
- 1987-01-30 JP JP62020703A patent/JPS63188891A/ja active Pending
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