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JPS6318697A - 多層配線基板 - Google Patents

多層配線基板

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Publication number
JPS6318697A
JPS6318697A JP61162068A JP16206886A JPS6318697A JP S6318697 A JPS6318697 A JP S6318697A JP 61162068 A JP61162068 A JP 61162068A JP 16206886 A JP16206886 A JP 16206886A JP S6318697 A JPS6318697 A JP S6318697A
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JP
Japan
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layer
hole
insulating layer
interlayer insulating
thin film
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Pending
Application number
JP61162068A
Other languages
English (en)
Inventor
稲坂　純
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to US07/071,312 priority patent/US4980270A/en
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Pending legal-status Critical Current

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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0023—Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
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    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
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    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線基板に係９、特にセラミック積層配線
基板上に形成する多層配線層における異なる導体層を接
続するピアホール構造に関するものである。
〔従来の技術〕
従来、この種のセラミック積層配線基板上に形成される
ピアホール２有する多層配線層は、第３図に示すように
導体層３０の上に穴３１ａを有する第１の層間ＰＲ層３
１と、この第１の絶縁層３１の上に前記穴３１＆と同じ
位置に同径の穴３２＆を有する第２の絶縁層３２とを積
層して形成される垂直ピアホール３３を有する多層配線
層となっていた。
〔発明が解決しようとする問題点〕
前述した従来の多層配線層くおける絶縁層は、Ｐ、縁不
良を防ぐために絶縁層を２層化させていた。
よって導体層３０上に穴３１ａを有する第１の絶縁層３
１を形成し、それと同一径の穴３２ａを有する第２の絶
縁層３２を積層形成すると、穴３１ａ、３２ａの側壁が
垂直な形状のピアホール３３が形成されるので、ピアホ
ール３３内で、第１の導体層３０と、その上層の第２の
絶縁層３２上に形成される第２の導体層３４とを接続す
る場合、確実な電気的接続が得られないという問題があ
った。
本発明は前述した従来の問題に艦みてなされたものであ
り、その目的は第１の導体層と第２の導体層とを電気的
に確実に接続することができる多層配線基板を提供する
ことにある。
〔問題点を解決するための手段〕
本発明による多層配線基板は、第１の導体層と、この第
１の導体層上に形成された穴を有する第１の絶縁層と、
この第１の絶縁層上に形成され前記穴と同じ位置に下方
に狭い傾斜の側壁を持つ穴を有する第２の絶縁層と、前
記両穴に連通して形成された第２の導体層とを備えてい
る。
〔作用〕
本発明においては、第２の絶縁層に形成される穴が下方
に狭い側壁を有しているので、第２の導体層がその傾斜
した側壁に沿って連通して形成され、第１の導体層と接
続される。
〔実施例〕
次に図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明による多層配線基板の一実施例を示す縦
断面図である。同図において、信号配線および電源配線
の入出力ピン１により外部と接続されるセラミック積層
配線基板１０には、信号用内層配線２および電源用配線
網３が設けられておｐ、それぞれの配線２もしくは配線
網３はスルーホール４を介して入出力ビン１訃よびセラ
ミック積層配線基板１０の表面に形成された第１の薄膜
配線層１１に接続されている。この第１の薄膜配線層１
１は第１の層間絶縁層１２ａと第２の眉間絶縁層１２ｂ
とからなる層間絶縁層１２によって覆われズおυ５この
１間絶縁層１２上には第２の薄膜配線層１３が設けられ
ている。そして、第１の薄膜配線層１１と第２の薄膜配
線層１３との間にはその層間絶縁層１２＆で、下方に狭
い仰ｊ壁？有するテーパピアホール１４が形成されて電
気的に接続されている。同様に第２の薄膜配線層１３上
には層間絶縁層１２を介して第３の薄膜配線層１５が形
成てれ、さらにその上層には同様に層間絶縁層１２を介
して第４の薄膜配線層１６が形成され。
これらの各配線層１３ｉ５．１６間には層間絶縁石１２
に設けられたテーバピアホール１４により接続されてい
る。。
このテーパピアホール１４は　第２図拡大断面図で示す
ようしてセラミック積層配線基板１０上に形成される第
１の薄膜配線層１１を構成する第１の層間、絶縁層１２
ａのピアホールの大きさを、第２の層間絶縁層１２ｂの
ピアホールよりも大きくすることにより形成される。９ 次にこのピアホール１４の製造方法について第２図を用
いて説明する。
まず、第２図に示すようにセラミック積層配線基板１０
上に第１の薄膜配線層１１の第１の薄膜導体層１１ａを
形成した後、所要の位置にピアホールを穿設した第１の
眉間絶縁層１２＆を形成する。
この第１の層間絶縁層１２＆の厚さは１０〜２５μｍ程
度であり、ピアホールの寸法は４０〜６０μｍ程度であ
る。次にこの第１の眉間絶縁層１２ａ上に第２の層間絶
縁層１２ｂを形成する。この第２の眉間絶縁層１２ｂは
第１の眉間絶縁層１２１と同じ位置にピアホールを形成
するが、その大きさは前述したピアホールよりも５〜２
０μｍ程度小さく形成する１７例えば第１の層間絶縁層
１２ａのピアホール径が約４０μｍのときは第２の層間
絶縁層１２ｂのピアホール径は約３０μｍ、第１の層間
絶縁層１２ａのピアホール径が約６０μｍのときは第２
の層間絶縁層１２ａのピアホール径は約４０μｍとなっ
ている。このように径大小のピアホールを有する層間絶
縁石を重ねることにより、ピアホールの形状を下方に狭
い傾斜の側壁を有する形状、いわゆるテーバ状とするこ
とができる。次に第２の層間絶縁層１２ｂ上に第２の薄
膜導体層１１ｂを形成することによってこの第２の薄膜
導体層１１ｂがテーパピアホール１４の傾斜面に沿って
形成され、第１の薄膜導体層１１ｂに接続される。。
このような構成によれば６層間絶ａ；ｆＪ　１２内に形
成されるピアホール１４がテーバ状となっているので、
第１の薄膜導体層１１ａと第２の薄膜導体層１１ｂとの
間が確実に接続され、薄膜配線層１１の段切れ等の発生
がなくなる。
また、このような構成によると１層間絶縁層１２と薄膜
導体Ａ１１１ａ　、　１１ｂとの形成を交互に行なうこ
とにより、所要の層数の多層回路を形成することができ
る。
〔発明の効果〕
以上説明したように本発明によれば、第１の導体層と、
この第１の導体層上に形成された第１の穴を有する第１
の層間絶縁層と、この第１の層間絶、縁層上に形成され
た前記第１の穴と同じ位置に下方に狭い傾斜の側壁を有
する第２の穴を有する第２の層間絶縁層と、前記第１の
穴および第２の穴内に連通して形成された第２の導体層
とを設けたことによυ、第１の導体層と第２の導体層と
の接続が確実に行なわれ、導通不良の発生がなくなり、
歩留りおよび信頼性が向上できるという極めて優れた効
果が得られる。
【図面の簡単な説明】
第１図は本発明による多層配線基板の一実施例を示す縦
断面図、第２図は第１図のピアホール部の拡大断面図、
第３図は従来のピアホール部の拡大断面図である。 １・・・・入出力ピン、２・・・・信号用内層配線、３
・・・・電源用配線網、４・・・・スルーホール、１０
・・・・セラミック積層基板、１１・・・・薄膜配線層
、１１ａ・・・・第１の薄、ｆｆＪ体層、１１ｂ・・・
・第２の薄膜導体層、１２・・・・層間絶縁層、１２ａ
・・・・第１の層間絶縁層、１２ｂ・・・・第２の層間
絶縁層、１３・・・・第２の７、Ｕｑ配’ＩＤＲ’ｒ、
　　１４・・・・テーバピアホール。 １５・・・・第３の薄膜２繕ＪＬｉ’、１Ｇ・・・・第
４の薄膜配線層、２０・・・・ＬＳＩテンプ、２１・　
・　・　・　リード。

Claims (1)

    【特許請求の範囲】
  1. 　第１の導体層と、前記第１の導体層上に形成された第
    １の穴を有する第１の層間絶縁層と、前記第１の層間絶
    縁層上に形成された前記第１の穴と同じ位置に下方に狭
    い傾斜の側壁を持つ第２の穴を有する第２の層間絶縁層
    と、前記第１の穴および第２の穴内に連通して形成され
    た第２の導体層とを含むことを特徴とした多層配線基板
    。
JP61162068A 1986-07-11 1986-07-11 多層配線基板 Pending JPS6318697A (ja)

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US07/071,312 US4980270A (en) 1986-07-11 1987-07-09 Printer circuit and a process for preparing same
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