JPS63142737A - Speed variable terminal interface circuit - Google Patents
Speed variable terminal interface circuitInfo
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- JPS63142737A JPS63142737A JP61290666A JP29066686A JPS63142737A JP S63142737 A JPS63142737 A JP S63142737A JP 61290666 A JP61290666 A JP 61290666A JP 29066686 A JP29066686 A JP 29066686A JP S63142737 A JPS63142737 A JP S63142737A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＮＴＴの高速デジタル回線を用いて、音声
、データ、ファクシミリ等のデジタルデータを時分割多
重化方式で通信する多重化装置に関するものである。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to a multiplexing device that uses NTT's high-speed digital line to communicate digital data such as voice, data, and facsimile using a time division multiplexing method. It is.
第２図は、従来の高速デジタル回線多重化装置の端末イ
ンタフェース部を示す図で、１１１は送Ｍ ハス、ｉ２
１ ｎ 受Ｍ−ｐ＜ス、（３］けアドレスコントロール
バス、（４）は（１） 御ハステ、１５１はユーザーチ
ャンネル１の端末インタフェース部、＋６１ｔユーザー
チ’ｌ’ンネル２の端末インタフェース部、＋７＋Ｈア
ドレス検知部、＋８１ｔｊ端ポインタフ工−ス制御部、
１９１Ｈ回保インタフェース、ｔｌｏｌげシステム制＠
■≦である。FIG. 2 is a diagram showing a terminal interface section of a conventional high-speed digital line multiplexing device, in which 111 is a transmission M hash, i2
1 n reception M-p<, (3) address control bus, (4) (1), 151 terminal interface section of user channel 1, +61t terminal interface section of user channel 2, +7+H address detection section, +81tj end pointer construction control section,
191H recovery interface, troll system @
■≦.
次に動作について説明する。回線インタフェース部（９
）からのデータは受信パス１２１にのり、本システムで
使うユーザーチャンネルのアドレスをサイクリックに出
しているアドレスコントロールバスｆｆｆｌｔ−アドレ
ス検知部１７）で検知し、ユーザーチャンネル１の端末
インタフェース部（６）のアドレスと一致するタイミン
グで受信パス１２）のデータがユーザーチャンネル１の
端末インタフェース部（５）（以１ｃＨ１と呼ぶ）にと
り込まれ、ユーザー回線に出力するユーザー回線からの
データは、これと全く逆でＣＨｌ ＋５１からのデータ
は、自アドレスと一致するタイミングで送信バスに出力
され、これが回線インタフェース部（９１全通って回線
側に出力される。Next, the operation will be explained. Line interface section (9
) is transferred to the reception path 121, and is detected by the address control bus ffflt-address detection section 17) which cyclically outputs the address of the user channel used in this system, and then sent to the terminal interface section (6) of the user channel 1. The data on the receiving path 12) is taken into the terminal interface section (5) of user channel 1 (hereinafter referred to as 1cH1) at the timing that matches the address of The data from CHl +51 is output to the transmission bus at a timing that matches the own address, and is output to the line side through the line interface section (91).
ＣＨ１１５１とＣＨ２１６１とは、それぞれ別の伝送速
度をもっており、その制御は、アドレスコントロールバ
ス）３）にＣＨＩとＣＨ２のアドレスをその速度に比例
する回数だけ出すことによって行なっている。この伝送
速度は、端末インタフェース制？ＫＪ部（８）の立上り
時に、制御バス１４）に出し、システム制御部（１０）
にとり込まれる。CH1151 and CH2161 have different transmission speeds, and are controlled by sending the addresses of CHI and CH2 to the address control bus (3) a number of times proportional to the speed. Is this transmission speed based on the terminal interface? When the KJ section (8) starts up, it is sent to the control bus 14) and the system control section (10)
be taken in.
従来の高速デジタル回線多重化装置は以上のように構成
されているので、１つのユーザー回線には１つの伝送速
度しか設定できず、ダイナミックに伝送速度を変えるこ
とができなかった。Since the conventional high-speed digital line multiplexing apparatus is configured as described above, only one transmission rate can be set for one user line, and the transmission rate cannot be dynamically changed.
この発明は、上記のような間静点を解消するためになさ
れたもので、１つのユーザー（ロ）線に少なくとも２つ
の伝送速度をもたせることができ、この切替ヲダイナミ
ックに変えることができる高速デジタル回線多重化装置
を得ること？目的とする。This invention was made in order to eliminate the above-mentioned static point, and it is possible to provide one user (b) line with at least two transmission speeds, and this invention is a high-speed system that can dynamically change the switching speed. Getting a digital line multiplexer? purpose.
この発明に係る高速デジタル回線多重化装置は、１つの
ユーザーチャンネルに少なくとも２つのアドレスをわり
あて、このアドレスを切袴えることで、ｌユーザー回線
に２種類の伝送速度をもたせたものである。The high-speed digital line multiplexing device according to the present invention allocates at least two addresses to one user channel and allows the user lines to have two different transmission speeds.
この発明における高速デジタル回線多重化装置は％ １
つのユーザー回線に少なくとも２種類の伝送速度？もた
せることにより速度可変端末のインタフニーと実現でき
る。The high speed digital line multiplexing device in this invention is % 1
At least two different transmission speeds for one user line? By using this function, it is possible to realize a variable speed terminal interface.
以下、この発明の一実施例？図について説明する。第１
図において、１１１げ送信バス、（２１け受信ハス、＋
３１Ｈアドレスコ／トロールパス、ｎｌｉ’ｊ１１ｍバ
ス、１６）はチャンネル１の端末インタフェース部、（
６）はチャンネル２の端末インタフェース部、Ｉ７）は
アドレス検知部、（８）は鴇禾インク７エース制御部、
（９）は回線インタフェース部、ｌｏｔはシステム′Ｍ
＋御部、 ｔｉｌｌはセレクタである。Is the following an example of this invention? The diagram will be explained. 1st
In the figure, the 111th transmission bus, the 21st reception bus, +
31H address control/troll path, nli'j11m bus, 16) is the terminal interface section of channel 1, (
6) is the channel 2 terminal interface section, I7) is the address detection section, (8) is the Tokhe Ink 7 Ace control section,
(9) is the line interface section, lot is the system 'M
+ Dear Sir, till is a selector.
次に動作について説明する。回線インタフェース部（９
１からのデータは受信バスｔＺＩにのり本システムで使
う回線インタフェースチャンネルのアドレスをサイクリ
ックに出力しているアドレスコントロールバス１３１ヲ
アドレス検知部＋７１で検知し、ＣＨ１＋５１のアドレ
スと一致するタイミングで受信パス１２１のデータがＣ
Ｈ１＋５１にとり込まれ、端末インタフェース制御部（
８）からのコントローユーザー回線に出力される。Next, the operation will be explained. Line interface section (9
The data from CH1 is transferred to the reception bus tZI, and the address control bus 131, which cyclically outputs the address of the line interface channel used in this system, is detected by the address detection unit +71, and the data is transferred to the reception path at the timing that matches the address of CH1+51. 121 data is C
It is incorporated into H1+51 and the terminal interface control section (
8) is output to the controller user line.
ルでセレクタ１１１）をｉ＠ゆ−サター ザー回線か
らのデータは、それと逆でセレクタ１１１１ ｉ通って
ＣＨ１ｔ５１またはＣＨ２１６１Ｋとり込まれ、この時
ＣＨＩの伝送速度で動くようになっていれば、ＣＨＩの
アドレスと一致するタイミングでデータが送信バスに出
力され、これが回線インタフェース部（９１ヲ経由して
回線側に出ていく。Data from the selector 111) is passed through the selector 1111i and taken in by CH1t51 or CH2161K, and at this time, if it is operating at the transmission speed of CHI, Data is output to the transmission bus at a timing that matches the address, and goes out to the line side via the line interface section (91).
ＣＨｌ １５１とＣＨ２ｔｅｌの伝送速度はそれぞれ別
にしておき、システム、１ｉ（１（８１部（１０）から
のコントロールで端末インタフェース制御部（８）から
ＣＨＩ とＣＨ２のセレクト信号がセレクタ山）にと
どキ、トちらかのＣＨの伝送速度でデータが出力される
ように動作する。The transmission speeds of CHl 151 and CH2tel are set separately, and the select signals of CHI and CH2 are sent from the terminal interface control section (8) to the selector mountain under control from the system 1i (1 (81 section (10)). It operates so that data is output at the transmission speed of either CH.
なお、上記実Ｗ例では、１カードに実装しているチャン
ネルは２つのものであるが、これげ３つでも４つでも基
本的Ｖｃに同じ効果を奏する。In the above example, two channels are mounted on one card, but three or four channels will have the same effect on the basic Vc.
以上のように、この発明によれば、１つのユーザー回線
に少なくとも２つの伝送速度をも７ｔせることができ、
これ？ダイナミックに変化させることができるので、速
度可変端末のインタフェースとしてｆうことができる。As described above, according to the present invention, one user line can have at least two transmission speeds of 7T,
this? Since it can be changed dynamically, it can be used as an interface for variable speed terminals.
４、 ｌｄ面の笥雛な説明
・π１図はこの発明の一実施例を示すブロック図、第２
図は従来の高速ディジタル回線多重化装置のブロック図
でおる。4. A brief explanation of the ld plane - The π1 diagram is a block diagram showing one embodiment of this invention.
The figure is a block diagram of a conventional high-speed digital line multiplexing device.
＋１１は送信バス、（２１は受信バス、１３）はアドレ
スコントロールバス、＋４）は制御ハス、ｌａｌ ｉｊ
ｘ −ｆ−チャンネル１の端末インタフェース部、（
６）はユーザーチャンネル２の端末インタフェース部、
］フ）はアドレス検知部、（８）は端末インタフェース
制御部、（９）は回線インタフェース部、＋１０１ｆｌ
システム制御部、＋ＩＩＩはセレクタである。+11 is the transmission bus, (21 is the reception bus, 13) is the address control bus, +4) is the control bus, lal ij
x-f-channel 1 terminal interface section, (
6) is the terminal interface section of user channel 2,
]F) is the address detection section, (8) is the terminal interface control section, (9) is the line interface section, +101fl
In the system control section, +III is a selector.
なお、図中、同一符号は同一、又は相当部分を示す。In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (2)
方式により、音声、データ、ファクシミリ等、通信目的
に応じた各種の端末装置を効率的に通信するための多重
化装置における端末インタフェーカードにおいて、同一
カードに複数種の伝送速度をもたせたことを特徴とする
速度可変端末インタフェース 回路。(1) A terminal interface card in a multiplexing device that uses a high-speed digital dedicated line to efficiently communicate with various terminal devices depending on the communication purpose, such as voice, data, and facsimile, using a time division multiplexing method. A variable speed terminal interface circuit characterized in that the same card has multiple types of transmission speeds.
ドレスを付け、ユーザー側端末に対してはセレクタを用
いて１ＣＨのみ使用できるようにし、速度の切替をアド
レスと切替えることで可能とした特許請求の範囲第１項
記載の速度可変端末インタフェース回路。(2) This is possible by implementing a 2CH circuit in one card, assigning an address to each CH, allowing the user terminal to use only 1CH using a selector, and switching the speed using the address. A variable speed terminal interface circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290666A JPS63142737A (en) | 1986-12-04 | 1986-12-04 | Speed variable terminal interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290666A JPS63142737A (en) | 1986-12-04 | 1986-12-04 | Speed variable terminal interface circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142737A true JPS63142737A (en) | 1988-06-15 |
Family
ID=17758921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290666A Pending JPS63142737A (en) | 1986-12-04 | 1986-12-04 | Speed variable terminal interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142737A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218246A (en) * | 1989-02-20 | 1990-08-30 | Mitsubishi Electric Corp | Variable speed terminal interface circuit |
-
1986
- 1986-12-04 JP JP61290666A patent/JPS63142737A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218246A (en) * | 1989-02-20 | 1990-08-30 | Mitsubishi Electric Corp | Variable speed terminal interface circuit |
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