JPS63142445A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS63142445A JPS63142445A JP28874086A JP28874086A JPS63142445A JP S63142445 A JPS63142445 A JP S63142445A JP 28874086 A JP28874086 A JP 28874086A JP 28874086 A JP28874086 A JP 28874086A JP S63142445 A JPS63142445 A JP S63142445A
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101150004094 PRO2 gene Proteins 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリ領域内で成る一定アドレス間隔で複
斂個配列されたデータ群即ちブロックを。
斂個配列されたデータ群即ちブロックを。
連続的にアクセスする事ができるメモリ装置に関するも
のである。
のである。
第６図は１例えば電子計算機／システムと機構（工、フ
ローレス著−相磯秀夫監訳・新曜社）に示された。従来
のメモリ装置のブロック図である。
ローレス著−相磯秀夫監訳・新曜社）に示された。従来
のメモリ装置のブロック図である。
図中（１）はメモリセルで’ｉｌ＞Ｄ、（２）ｆ−１メ
モリセル（１）のどの位置をアクセスするかを示すメモ
リアドレスレジスタで６Ｄ１３）はメモリセル（１）の
メモリアドレスレジスタ（２）で指定された位置よフ続
出されたデータを保持するメモリデータレジスタであり
。
モリセル（１）のどの位置をアクセスするかを示すメモ
リアドレスレジスタで６Ｄ１３）はメモリセル（１）の
メモリアドレスレジスタ（２）で指定された位置よフ続
出されたデータを保持するメモリデータレジスタであり
。
（４）は前記メモリセル（１）、メモリアドレスレジス
タ（２）、およびメモリデータレジスタ（３）Ｋ対して
、読出し又は書き込みを制御するメモリ制御装置である
。
タ（２）、およびメモリデータレジスタ（３）Ｋ対して
、読出し又は書き込みを制御するメモリ制御装置である
。
この第６図に示したメモリ装置において、成る決められ
た長さのメモリセル群を、連続的にアクセスする機能を
付加したメモリ装置のブロック図を第５図に示す。図中
（５）は選択器でろシカアクセスの開始アドレス又は加
７￥器（６）の出力を選択して。
た長さのメモリセル群を、連続的にアクセスする機能を
付加したメモリ装置のブロック図を第５図に示す。図中
（５）は選択器でろシカアクセスの開始アドレス又は加
７￥器（６）の出力を選択して。
メモリアドレスレジスタへの入力を生成する。（６）は
加算器でロシ、メモリアドレスレジスタ（２）の内容に
１ｆｔ加えて９次にアクセスすべきメモリアドレスを計
算する。（７）は選択器であシカアクセスを行うデータ
の長さ又は減算器（９）の出力を選択して。
加算器でロシ、メモリアドレスレジスタ（２）の内容に
１ｆｔ加えて９次にアクセスすべきメモリアドレスを計
算する。（７）は選択器であシカアクセスを行うデータ
の長さ又は減算器（９）の出力を選択して。
データ長レジスタ（８）への入力を生成する。］８）は
データ長レジスタでアシ、現在アクセスしているデータ
以降の残りのデータ長を保持する。（９）は減算Ｏ以下
になった事を検量し、全データへのアクセスが終了した
事をメモリ制御装置（４）へ報知する。
データ長レジスタでアシ、現在アクセスしているデータ
以降の残りのデータ長を保持する。（９）は減算Ｏ以下
になった事を検量し、全データへのアクセスが終了した
事をメモリ制御装置（４）へ報知する。
次に第５図のメモリ装置の動作について説明する。
ここでは第４図に示すメモリセル（１）上のデータにア
クセスする例について説明する。第４図はアドレスＡか
ら始まる４個のデータＭＯｅ Ｍｌ ｍ Ｍ２ ｐ Ｍ
Ｓを示すものでメジ、これ等に対するアクセス（読出し
）動作は、以下のステップを踏む。
クセスする例について説明する。第４図はアドレスＡか
ら始まる４個のデータＭＯｅ Ｍｌ ｍ Ｍ２ ｐ Ｍ
Ｓを示すものでメジ、これ等に対するアクセス（読出し
）動作は、以下のステップを踏む。
（ステップ１）
アドレスＡを選択器の）ヲ介して、メモリアドレスレジ
スタ（２）へ設定する。又データ長（この例では４ンを
選択器（７）を介して、データ長レジスタ（８）に設定
する。
スタ（２）へ設定する。又データ長（この例では４ンを
選択器（７）を介して、データ長レジスタ（８）に設定
する。
（ステップ２ン
メモリアドレスレジスタ（２）が指定するメモリセル（
１）の位置よシ、データを１個暁出してこれをデータレ
ジスタ（３）へ設定する。このレジスタ（３）Ｋ設定さ
れた内容は他の９例えば中央処理装置へ転送される。
１）の位置よシ、データを１個暁出してこれをデータレ
ジスタ（３）へ設定する。このレジスタ（３）Ｋ設定さ
れた内容は他の９例えば中央処理装置へ転送される。
（ステップ３ン
選択器＋５）を介して、加算益田）の出力を選びメモリ
アドレスレジスタ（２）へ設定する。ここでｄ、現／
％ ＩＪ ７ドレスレジスタ（２）の内容に１を加ｊＥ
して。
アドレスレジスタ（２）へ設定する。ここでｄ、現／
％ ＩＪ ７ドレスレジスタ（２）の内容に１を加ｊＥ
して。
次のデータに対するアドレスをメモリアドレスレジスタ
（２）へ設定する。又選択器（７）を介して、減算器（
９１の出力を選び、データ長レジスタ（８）へ設定する
。ここでは、現データ長レジスタ（８）の内容から１ｆ
：減算した値を、データ長レジスタ（８）へ設定する。
（２）へ設定する。又選択器（７）を介して、減算器（
９１の出力を選び、データ長レジスタ（８）へ設定する
。ここでは、現データ長レジスタ（８）の内容から１ｆ
：減算した値を、データ長レジスタ（８）へ設定する。
この時、比較器−は、データ長レジスタ１８）の内容が
Ｏ以下でるるか否かをチェックする。
Ｏ以下でるるか否かをチェックする。
この値が０以下でるれば、全データの絖出しを終了した
事になる。逆ＫＯよシ大きければ、アクセスすべきデー
タが未だ残っており１次のデータの読出しを行なう為に
、ステップ２へと戻る。
事になる。逆ＫＯよシ大きければ、アクセスすべきデー
タが未だ残っており１次のデータの読出しを行なう為に
、ステップ２へと戻る。
第５図に示した従来のメモリ装置では１例えば第３図に
示す様なメモリセル（１）内のデータを、 ＭＯＭｌ
１ Ｍ２ ｅ ＭＳ の順序でアクセスしようとする
場合。
示す様なメモリセル（１）内のデータを、 ＭＯＭｌ
１ Ｍ２ ｅ ＭＳ の順序でアクセスしようとする
場合。
メモリアドレスレジスタ（２）へのアドレス設定が。
Ａとム＋４の２回必要でアシ、又データ長レジスタ１Ｂ
＋への設定も２回必要とし、メモリアクセス速度が低下
するという問題点があった。
＋への設定も２回必要とし、メモリアクセス速度が低下
するという問題点があった。
この発明は上記の様な問題点を解決する為に成１された
もので、第３図に示す様なメモリセル（１）上〔問題点
を解決するための手段〕 この発明によるメモリ装置では、ブロックの長さを保持
するブロック長レジスタ、各ブロック間のアドレス間隔
を保持する増分アドレスレジスタアクセスすべき全デー
タ長を保持するデータ長レジスタ等を備え、第３図に示
す如く例えばブロック長２．増分アドレス３．データ長
６．及び初期アドレスＡの値を各々１回設定する事に依
）、データをＭＯ＊ Ｍｌ ｅ Ｍ２ ｅ Ｍｌ と
連続してアクセスできる様にしたものである。
もので、第３図に示す様なメモリセル（１）上〔問題点
を解決するための手段〕 この発明によるメモリ装置では、ブロックの長さを保持
するブロック長レジスタ、各ブロック間のアドレス間隔
を保持する増分アドレスレジスタアクセスすべき全デー
タ長を保持するデータ長レジスタ等を備え、第３図に示
す如く例えばブロック長２．増分アドレス３．データ長
６．及び初期アドレスＡの値を各々１回設定する事に依
）、データをＭＯ＊ Ｍｌ ｅ Ｍ２ ｅ Ｍｌ と
連続してアクセスできる様にしたものである。
この発明によるメモリ装置では、ブロックアクセスモー
ド指定時、ブロック長レジスタで指定された長さのデー
タを連続してアクセスし、このアクセス終了時には、そ
の終了時点のアドレスから増分アドレスレジスタに保持
されている値だけ離れたアドレス位置から、再びブロッ
ク長レジスタで指定された長さのデータを、連続的にア
クセスする様にしたものである。この動作は、データ長
レジスタの値が０以下になる迄継続される。
ド指定時、ブロック長レジスタで指定された長さのデー
タを連続してアクセスし、このアクセス終了時には、そ
の終了時点のアドレスから増分アドレスレジスタに保持
されている値だけ離れたアドレス位置から、再びブロッ
ク長レジスタで指定された長さのデータを、連続的にア
クセスする様にしたものである。この動作は、データ長
レジスタの値が０以下になる迄継続される。
゛第１図はこの発明によるメモリ装置のブロック図であ
！り、（ｆ）〜ａ＠は第６．第５図に示した従来装置と
同様のものである。図中α１１ハ選択器で６Ｄ、予め設
定したブロック長又は減算器ａ３の出力を選択して、ブ
ロック長レジスタｒ１ｚへの入力を生成する。
！り、（ｆ）〜ａ＠は第６．第５図に示した従来装置と
同様のものである。図中α１１ハ選択器で６Ｄ、予め設
定したブロック長又は減算器ａ３の出力を選択して、ブ
ロック長レジスタｒ１ｚへの入力を生成する。
俣２はブロック長レジスタでアシ、ブロック内のデータ
中アクセスすべき残りのデータ長を保持する。
中アクセスすべき残りのデータ長を保持する。
ａ３は減算器でアリ、ブロック長レジスタ０の内容から
１を減じて、ブロック内でアクセスすべき残りのデータ
長を計算する。α４は比較器でアシ、ブロック長レジス
タ（Ｉｚの内容がａ以下になった事をチェックし、１ブ
ロツク内の全データのアクセスが終了した事を検出する
。霞は増分アドレスレジスタでロシ、増分アドレスを保
持する。１１６）は選択器でアシ、ブロック内のデータ
にアクセス中は。
１を減じて、ブロック内でアクセスすべき残りのデータ
長を計算する。α４は比較器でアシ、ブロック長レジス
タ（Ｉｚの内容がａ以下になった事をチェックし、１ブ
ロツク内の全データのアクセスが終了した事を検出する
。霞は増分アドレスレジスタでロシ、増分アドレスを保
持する。１１６）は選択器でアシ、ブロック内のデータ
にアクセス中は。
＋１を選択し、１ブロック分のデータのアクセスが終了
すると、増分アドレスレジスタμ９の内容を選択する。
すると、増分アドレスレジスタμ９の内容を選択する。
αＤは選択器でア）、ブロック内のデータをアクセス中
には＋１１１：選択し、１ブロック分のデータのアクセ
スが終了すると、増分アドレスレジスタ住りの内容を選
択する。ここで減算器（９）は。
には＋１１１：選択し、１ブロック分のデータのアクセ
スが終了すると、増分アドレスレジスタ住りの内容を選
択する。ここで減算器（９）は。
１ブロツク内のデータのアクセス中には、データ長レジ
スタ１Ｂ）の内容から１を減じていき、１ブロック分の
データのアクセスが終了すると、データ長レジスタ１８
）の値から増分アドレスレジスタｔｔ５１の値を減する
。霞はアンドゲートでラシ、ブロックアクセスモード７
ラグα傷がセットされている時は。
スタ１Ｂ）の内容から１を減じていき、１ブロック分の
データのアクセスが終了すると、データ長レジスタ１８
）の値から増分アドレスレジスタｔｔ５１の値を減する
。霞はアンドゲートでラシ、ブロックアクセスモード７
ラグα傷がセットされている時は。
、−較器α着の出力が各選択器αＤαｅαηへ伝達され
る。
る。
’−’ｉｔｓはブロックアクセスモードフラグで６＃）
、プロ二〕 ゛ツク単位のアクセス動作を指定する。
、プロ二〕 ゛ツク単位のアクセス動作を指定する。
ｗ、１図の様に構成されたこの発明によるメモリ装置の
動作について次に説明する。メモリの続出し動作は、以
下のステップに従って実行される。
動作について次に説明する。メモリの続出し動作は、以
下のステップに従って実行される。
（ステップ１ン
ブロックアクセスモードフラグ０をＩＫ上セツトて、ブ
ロック単位のアクセスを行う事を指定する。アドレスＡ
を選択器（５）を介してメモリアドレスレジスタ（２）
へ、データ長を選択器αηを介してデータ長レジスター
８）へ、ブロック長を選択器αυを介してブロック長レ
ジスタｒ１２へ、又増分アドレスを増分アドレスレジス
タｔＩ９へと各々設定する。
ロック単位のアクセスを行う事を指定する。アドレスＡ
を選択器（５）を介してメモリアドレスレジスタ（２）
へ、データ長を選択器αηを介してデータ長レジスター
８）へ、ブロック長を選択器αυを介してブロック長レ
ジスタｒ１２へ、又増分アドレスを増分アドレスレジス
タｔＩ９へと各々設定する。
（ステップ２）
メモリアドレスレジスタ（２）が指定するメモリセル（
１）の該当位置よシ、データｆ：１個絖出してデータレ
ジスタ（３）へ設定する。このレジスタ（３）に設定さ
れた内容は、他の９例えば中央処理装置へ転送される。
１）の該当位置よシ、データｆ：１個絖出してデータレ
ジスタ（３）へ設定する。このレジスタ（３）に設定さ
れた内容は、他の９例えば中央処理装置へ転送される。
（ステップ３）
選択器（５）を介して、加算器（６）の出力を選択し。
メモリアドレスレジスタ（２）へ設定する。即ち、現ご
１ −ス選択器（７）を介して、減算器（９）の出力を選択
し。
１ −ス選択器（７）を介して、減算器（９）の出力を選択
し。
データ長レジスタ（８）へ設定する。即ち、現データ長
レジスタ（８）の内容から選択器αηの出力（＋１）を
減算して、アクセスすべき残りのデータの長さをデータ
長レジスタ１８）へ設定する。この時、比較器α場は、
データ長レジスタ（８）の内容が０以下であるか否かを
チェックする。もしこの値が０以下であれば、全てのデ
ータの読出しを終了した事になシ、ブロックデータアク
セスを終結する。次に選択器（１１１を介して、減算器
−の置方を選択してブロック長しジスタ住ｚへ設定する
。即ちブロック長レジスタ（１２の内容から＋１ｔ−減
算して、現ブロック内でアクセスすべき残りのデータの
長さを、ブロック長レジスタσ２へ設定する。
レジスタ（８）の内容から選択器αηの出力（＋１）を
減算して、アクセスすべき残りのデータの長さをデータ
長レジスタ１８）へ設定する。この時、比較器α場は、
データ長レジスタ（８）の内容が０以下であるか否かを
チェックする。もしこの値が０以下であれば、全てのデ
ータの読出しを終了した事になシ、ブロックデータアク
セスを終結する。次に選択器（１１１を介して、減算器
−の置方を選択してブロック長しジスタ住ｚへ設定する
。即ちブロック長レジスタ（１２の内容から＋１ｔ−減
算して、現ブロック内でアクセスすべき残りのデータの
長さを、ブロック長レジスタσ２へ設定する。
この時、比較器ａ４１は、ブロック長レジスタα２の内
容が０以下であるか否かをチェックする。この値が０以
下であれば、１ブロック全体のデータの読出しを終了し
た事にな九人のステップ４へ行（。もし０以下でなけれ
ば、ステップ２へ戻る。
容が０以下であるか否かをチェックする。この値が０以
下であれば、１ブロック全体のデータの読出しを終了し
た事にな九人のステップ４へ行（。もし０以下でなけれ
ば、ステップ２へ戻る。
（ステップ４）
１ブロック分のデータの読出しｅＭ了した時。
比較器α４の出力は、アンドグー）１８を通して選択器
ａｌｌ（ｌυａηへの選択信号となる。即ち選択器Ｑｌ
ｌに対してはブロック長を選択する様にし、ブロック長
レジスタ（１ｚへ再びブロック長を設定し２選択器αｅ
に対しては、増分アドレスレジスタを選択する様にし、
メモリアドレスレジスタσ２にその増分アドレスレジス
ターの唾を加算する。又選択器αηに対しては、増分ア
ドレスレジスタ四の出力を選択する様にし、データ長レ
ジスタ（８）の喧から、増分アドレスレジスタμＳの内
容を減算する。続いてステップ２へ飛ぶ。
ａｌｌ（ｌυａηへの選択信号となる。即ち選択器Ｑｌ
ｌに対してはブロック長を選択する様にし、ブロック長
レジスタ（１ｚへ再びブロック長を設定し２選択器αｅ
に対しては、増分アドレスレジスタを選択する様にし、
メモリアドレスレジスタσ２にその増分アドレスレジス
ターの唾を加算する。又選択器αηに対しては、増分ア
ドレスレジスタ四の出力を選択する様にし、データ長レ
ジスタ（８）の喧から、増分アドレスレジスタμＳの内
容を減算する。続いてステップ２へ飛ぶ。
さて実際の動作例として、第１図に示すメモリ装置が、
第３図に示すメモリセル（１）上のデータをアクセスす
る時、各レジスタの変化する状態を第２図に示す。
第３図に示すメモリセル（１）上のデータをアクセスす
る時、各レジスタの変化する状態を第２図に示す。
この場合の動作は以下の様になる。
〈初期設定・・・・・・時刻ｔｏ ）
メモリアドレスレジスタ（２）へ値Ａが設定され。
データ長レジスタ（８）へ値６が設定され、ブロック長
レジスタ（１ｚへ値２が設定され、増分アドレスレジス
タａ９へ値３が設定される。
レジスタ（１ｚへ値２が設定され、増分アドレスレジス
タａ９へ値３が設定される。
〈データＭＱ の読出し・・・・・・時刻ｔ１ ＞メ
モリアドレスレジスタ（２）の内容Ａで指定された。メ
モリセル（１）上の該当位置からデータＭＯが読出され
、データレジスタ（３）へ設定される。この読出しが終
了すると、現ブロック長データから１を減じた値はＯ以
下ではな（、且つ現データ長レジスタ１８）から９選択
器（Ｉηの出力（この場合は＋１）を減算した値も０以
下ではないので、メモリアドレスレジスタ（２）の値に
は選択器（Ｉυの出力（この場合は＋１）を加算した値
Ａ＋１が設定される。ブロック長レジスタ０とデータ長
レジスタ１８＋には。
モリアドレスレジスタ（２）の内容Ａで指定された。メ
モリセル（１）上の該当位置からデータＭＯが読出され
、データレジスタ（３）へ設定される。この読出しが終
了すると、現ブロック長データから１を減じた値はＯ以
下ではな（、且つ現データ長レジスタ１８）から９選択
器（Ｉηの出力（この場合は＋１）を減算した値も０以
下ではないので、メモリアドレスレジスタ（２）の値に
は選択器（Ｉυの出力（この場合は＋１）を加算した値
Ａ＋１が設定される。ブロック長レジスタ０とデータ長
レジスタ１８＋には。
各々現在の値よ）１減じた値１と５淫設定される。
〈データＭ１ の読出し・・・・・・時刻ｔ２ ）
メモリアドレスレジスタ（２）の内容Ａ＋１で指定され
たメモリセル（１）上の該当位置からデータＭ１が読出
され、データレジスタ（３）へ設定される。この読出し
終了後、現ブロック長レジスタ０３よ勺１を減じた値が
０以下となるので、比較器α着の出力がアンドグー）（
１８を通して選択器συＣ１０αηへ選択信号として分
配される。選択器α１１はブロック長を選択し、ブロッ
ク長レジスタ０２へは値２が再設定され９選択器−は増
分アドレスレジスタ（１！９の値３を選択し、メモリア
ドレスレジスタ（２）へは、現メモリアドレスレジスタ
（２）の唾Ａ＋１に増分アドレス３を加えた値Ａ＋４が
設定され９選択器（１′６は、増１゛゛器Ｑｌは、デー
タ長レジスタ（８）の値が０以下でない事を検出するの
で２次のデータの読出しを行う。
メモリアドレスレジスタ（２）の内容Ａ＋１で指定され
たメモリセル（１）上の該当位置からデータＭ１が読出
され、データレジスタ（３）へ設定される。この読出し
終了後、現ブロック長レジスタ０３よ勺１を減じた値が
０以下となるので、比較器α着の出力がアンドグー）（
１８を通して選択器συＣ１０αηへ選択信号として分
配される。選択器α１１はブロック長を選択し、ブロッ
ク長レジスタ０２へは値２が再設定され９選択器−は増
分アドレスレジスタ（１！９の値３を選択し、メモリア
ドレスレジスタ（２）へは、現メモリアドレスレジスタ
（２）の唾Ａ＋１に増分アドレス３を加えた値Ａ＋４が
設定され９選択器（１′６は、増１゛゛器Ｑｌは、デー
タ長レジスタ（８）の値が０以下でない事を検出するの
で２次のデータの読出しを行う。
くデータＭ２ の絖出し・・・・・・時刻ｔ３＞メモリ
アドレスレジスタ（２）の内容Ａ＋４で、指定されたメ
モリセル（１）上の該当位置からデータＭ２が読出され
、データレジスタ（３）へ設定される。この読出しが終
了すると、現ブロック長レジスタｕ２よシ１を減じた値
が０以下ではなく、且つ現データ長レジスタ（８）から
２選択器αηの出力（この場合は＋１２を減算した値も
０以下ではないので、メモリアドレスレジスタ（２）に
、現メモリアドレスレジスタ（２）の値に選択器Ｈの出
力（この場合は＋１）を加算した値Ａ−）−５が設定さ
れる。又ブロック長レジスタα２とデータ長レジスタ１
８）には、各々現在の値から１を引いた値１と１とが設
定される。
アドレスレジスタ（２）の内容Ａ＋４で、指定されたメ
モリセル（１）上の該当位置からデータＭ２が読出され
、データレジスタ（３）へ設定される。この読出しが終
了すると、現ブロック長レジスタｕ２よシ１を減じた値
が０以下ではなく、且つ現データ長レジスタ（８）から
２選択器αηの出力（この場合は＋１２を減算した値も
０以下ではないので、メモリアドレスレジスタ（２）に
、現メモリアドレスレジスタ（２）の値に選択器Ｈの出
力（この場合は＋１）を加算した値Ａ−）−５が設定さ
れる。又ブロック長レジスタα２とデータ長レジスタ１
８）には、各々現在の値から１を引いた値１と１とが設
定される。
〈データＭ３ の続出し・・・・・・時刻ｔ４＞メモ
リアドレスレジスタ（２）の内容Ａ＋５で指定されたメ
モリセル（１）上の該当位置から、データＭ３が読出さ
れ、データレジスタ（３）へ格納される。この読出しが
終了すると、現ブロック長レジスタα２から１を減じた
値が０以下となるので、比較器ｕ４１：りの値１よシ３
を減じ；迎値−２が設定される。そ′こで比較器ａ〔は
、この値が０以下である事を検出するので、全ブロック
データの読出しを終了する。
リアドレスレジスタ（２）の内容Ａ＋５で指定されたメ
モリセル（１）上の該当位置から、データＭ３が読出さ
れ、データレジスタ（３）へ格納される。この読出しが
終了すると、現ブロック長レジスタα２から１を減じた
値が０以下となるので、比較器ｕ４１：りの値１よシ３
を減じ；迎値−２が設定される。そ′こで比較器ａ〔は
、この値が０以下である事を検出するので、全ブロック
データの読出しを終了する。
尚、上記実施例ではメモリ装置に対するＰ＆出し動作に
ついて説明したが、書込み動作の場合も同様である。
ついて説明したが、書込み動作の場合も同様である。
又、メモリ装置としてアドレスを１個与える一次元のも
のについて説明したが１行及び列アドレスを与えてアク
セスを行う二次元メモリの場合でも良い。
のについて説明したが１行及び列アドレスを与えてアク
セスを行う二次元メモリの場合でも良い。
更に、上記実施例では、特定のメモリセル上のデータに
アクセスする場合について説明したが。
アクセスする場合について説明したが。
ブロックの長さ、増分アト°レスの値、全データの長さ
等は、他の任意の値でろっても、全て同様の効果を奏す
る。
等は、他の任意の値でろっても、全て同様の効果を奏す
る。
以上の様に、この兄明忙よれば、メモリ内で一定艮の連
続したデータ群が、成る決まった距離ずつ離れて配列さ
れている場合、１データ群の長さ。
続したデータ群が、成る決まった距離ずつ離れて配列さ
れている場合、１データ群の長さ。
各データ群間の距離、全データの長さ、及び先頭データ
のアドレスを最初に１回指定するだけで順次連続的にア
クセスできる様に構成したので、メモリ装置に対するデ
ータのアクセスを高速に行よる効果がめる。
のアドレスを最初に１回指定するだけで順次連続的にア
クセスできる様に構成したので、メモリ装置に対するデ
ータのアクセスを高速に行よる効果がめる。
第１図はこの発明の一実施例によるメモリ装置ノブロッ
ク図、第２図は第３図のメモリセル上のデータ例を、第
１図のメモリ装置がアクセスする時の各レジスタの値を
示す説明図、第３図及び第４図はアクセスするメモリセ
ル上のデータの一例を示す説明図、第５図及び第６図は
従来のメモリ装置の一例を示すブロック図で必る。 図中（８）はデータ長レジスタ、 ＋１１１は選択器、
ｒ１２はブロック長レジスタ、ａ尋は減算器、Ｉは比
較器。 α９は増分アドレスレジスタ、（ｌＧｆ′ｉ選択器、ａ
ηは選択器、（Ｉ８はアンドグー）ｅ（１１はブロック
アクセスモードフラグである。 尚図中、同−符号は同−又は相当部分を示す。 特許用願人 工業技術院長 飯塚幸三 第２図 第３閃 第４図 第５図 第６図
ク図、第２図は第３図のメモリセル上のデータ例を、第
１図のメモリ装置がアクセスする時の各レジスタの値を
示す説明図、第３図及び第４図はアクセスするメモリセ
ル上のデータの一例を示す説明図、第５図及び第６図は
従来のメモリ装置の一例を示すブロック図で必る。 図中（８）はデータ長レジスタ、 ＋１１１は選択器、
ｒ１２はブロック長レジスタ、ａ尋は減算器、Ｉは比
較器。 α９は増分アドレスレジスタ、（ｌＧｆ′ｉ選択器、ａ
ηは選択器、（Ｉ８はアンドグー）ｅ（１１はブロック
アクセスモードフラグである。 尚図中、同−符号は同−又は相当部分を示す。 特許用願人 工業技術院長 飯塚幸三 第２図 第３閃 第４図 第５図 第６図
Claims (1)
- データを保持するメモリセル、このメモリセルに対応す
るメモリアドレスレジスタ、データレジスタ及びメモリ
制御装置とから成り、アクセスを行なう先頭アドレスと
データ長とを与えて、決められた長さのデータを連続し
てアクセスするメモリ装置に於いて、１データ群の長さ
を保持するブロック長レジスタと、このレジスタの値を
、１つずつ減算し０以下になつた事を検出する手段と、
各１データ群間のアドレスの間隔を保持する増分アドレ
スレジスタと、メモリアドレスの生成時に前記増分アド
レスレジスタの値又は１を選択して、前記メモリアドレ
スレジスタに加算する手段と、アクセスすべき全データ
長を保持するデータ長レジスタと、このレジスタの値か
ら前記増分アドレスレジスタの値又は１を選択して減算
し、アクセスすべき残りのデータ長を計算する手段と、
前記データ長レジスタの値が０以下になつた事を検出す
る手段と、ブロックアクセスモードを指示するフラグと
を備え、メモリセルに対して、前記増分アドレスレジス
タが示すアドレス間隔毎に、前記ブロック長レジスタで
指定された長さのデータを、前記データ長レジスタの値
が０以下になる迄、順次ブロックアクセスしていく事を
特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28874086A JPS63142445A (ja) | 1986-12-05 | 1986-12-05 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28874086A JPS63142445A (ja) | 1986-12-05 | 1986-12-05 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142445A true JPS63142445A (ja) | 1988-06-14 |
Family
ID=17734077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28874086A Pending JPS63142445A (ja) | 1986-12-05 | 1986-12-05 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142445A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130654A (ja) * | 1988-11-11 | 1990-05-18 | Fuji Electric Co Ltd | コンピュータ装置 |
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-
1986
- 1986-12-05 JP JP28874086A patent/JPS63142445A/ja active Pending
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