JPS63136669A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63136669A JPS63136669A JP28467186A JP28467186A JPS63136669A JP S63136669 A JPS63136669 A JP S63136669A JP 28467186 A JP28467186 A JP 28467186A JP 28467186 A JP28467186 A JP 28467186A JP S63136669 A JPS63136669 A JP S63136669A
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- emitter
- base
- lateral structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 3
- 230000003321 amplification Effects 0.000 description 9
- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- DDSDPQHQLNAGLJ-YEBWQKSTSA-N (2z)-6-(2-chlorophenyl)-2-[(4-methylpiperazin-4-ium-1-yl)methylidene]-8-nitro-4h-imidazo[1,2-a][1,4]benzodiazepin-1-one;methanesulfonate Chemical compound CS(O)(=O)=O.C1CN(C)CCN1\C=C/1C(=O)N2C3=CC=C([N+]([O-])=O)C=C3C(C=3C(=CC=CC=3)Cl)=NCC2=N\1 DDSDPQHQLNAGLJ-YEBWQKSTSA-N 0.000 description 1
- 241000931705 Cicada Species 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はラテラル構造トランジスタにおいて、高い電流
＃７幅率ｆ得るなめに、基板表面のエミッタ領域とコレ
クル９Ｍ域との中間曽−にゲート電極を形成し、これに
、前記中間領謔を反対感型型化する正又は負の電圧を印
７１１１＋するものである。
＃７幅率ｆ得るなめに、基板表面のエミッタ領域とコレ
クル９Ｍ域との中間曽−にゲート電極を形成し、これに
、前記中間領謔を反対感型型化する正又は負の電圧を印
７１１１＋するものである。
本発明は半導体装置の構造、特〈そのラテラル構造トラ
ンジスタに関する。
ンジスタに関する。
従来のラテラル構造トランジスタを、第３図を参照して
説明する。原３図は、従来のラテラル構造トランジスタ
を製造工程順に示す断面図である。
説明する。原３図は、従来のラテラル構造トランジスタ
を製造工程順に示す断面図である。
このトランジスタはＰＮＰ型であり、先ず寧３図（２）
の様にベース領域となるｎ型Ｓｉ基板１にリ タクト意８及びコレクタコンタクト窓９ ｆ開りするＯ 次ＫＷ３図ＩＢＩのａ！にベースコンタクト窓７上に例
えはレジストからなる拡散マスク６ｆ形成した後、Ｂ”
（ホウ素）をイオン注入することによってエミッタ領
域３及びコレクタ領１＃４を形成する。
の様にベース領域となるｎ型Ｓｉ基板１にリ タクト意８及びコレクタコンタクト窓９ ｆ開りするＯ 次ＫＷ３図ＩＢＩのａ！にベースコンタクト窓７上に例
えはレジストからなる拡散マスク６ｆ形成した後、Ｂ”
（ホウ素）をイオン注入することによってエミッタ領
域３及びコレクタ領１＃４を形成する。
第３図（０の＊に前記拡散マスク６を除去しな後、ｔた
に、エミッタコンタクト窓８、コレクタコンタクト窓９
上に例えばレジストからなる拡散マスク６′を形成し、
例えば人＋ （ヒ素）イオンを注入することによって、
ベースコンタクト領域５を形成する。
に、エミッタコンタクト窓８、コレクタコンタクト窓９
上に例えばレジストからなる拡散マスク６′を形成し、
例えば人＋ （ヒ素）イオンを注入することによって、
ベースコンタクト領域５を形成する。
次に第３図０の様に前記拡散マスク６′を除去した後、
全面に例えばＡ／からなる輩極材を形成し、そのパター
ンニングを行なうことによって、ベース［極１０．エミ
ッタ電極１１及びコレクタ電極１２を形成するものであ
る。
全面に例えばＡ／からなる輩極材を形成し、そのパター
ンニングを行なうことによって、ベース［極１０．エミ
ッタ電極１１及びコレクタ電極１２を形成するものであ
る。
前記したラテラル構造トランジスタは４１ＩＦＫ、 Ｐ
ＮＰ型の場合、ｎ型Ｓｉ基叛内に容重に形成することが
できることから、ＩＣ等の集積回路に多く使用されてい
る。
ＮＰ型の場合、ｎ型Ｓｉ基叛内に容重に形成することが
できることから、ＩＣ等の集積回路に多く使用されてい
る。
しかし、駆４図囚の様にエミッタ領域３とコレクタ領域
４との距離ａは、エミッターコレクタ間の耐圧を維持す
るため必要以上狭くすることができず、その間のベース
幅が長す為、高い電流増幅率を得ることができなかった
。
４との距離ａは、エミッターコレクタ間の耐圧を維持す
るため必要以上狭くすることができず、その間のベース
幅が長す為、高い電流増幅率を得ることができなかった
。
また、この様な問題点を解決する手段として、Ｍ４図Ｂ
の様に、ｎ型Ｓｉ基板】内にＰ＋型のベース領域】４及
びＰ＋型のエミッタ領域３を２重拡散により、形成する
と共に、Ｐ＋型のコレクタ領域４をそれに＠接して設け
、更に二ミ噌夕領域３及びコレクタ領域４との中間領域
１′上の絶縁膜にの場合けＳｉＯ＊ｍ２）にゲートを極
Ｂを形成した構造のトランジスタが特公昭５５−２８２
２３号により、公知となっている。
の様に、ｎ型Ｓｉ基板】内にＰ＋型のベース領域】４及
びＰ＋型のエミッタ領域３を２重拡散により、形成する
と共に、Ｐ＋型のコレクタ領域４をそれに＠接して設け
、更に二ミ噌夕領域３及びコレクタ領域４との中間領域
１′上の絶縁膜にの場合けＳｉＯ＊ｍ２）にゲートを極
Ｂを形成した構造のトランジスタが特公昭５５−２８２
２３号により、公知となっている。
このトランジスタはゲート電極１３に、電圧ＣＰ Ｎ
Ｐ型の場合負電圧）を印加することにより前記中間領域
に反転層（チャネル）を形成することによって電流増幅
率を向上させることができるが、エミッタ領域１３とペ
ース領域】４とが２重拡散によって形成されているため
、エミッターコレクタ間には第４図り中、ｂで示す様に
高一度のペース領域が介在するためその分高ｂｗＬ流増
幅率を得ることができなかった。
Ｐ型の場合負電圧）を印加することにより前記中間領域
に反転層（チャネル）を形成することによって電流増幅
率を向上させることができるが、エミッタ領域１３とペ
ース領域】４とが２重拡散によって形成されているため
、エミッターコレクタ間には第４図り中、ｂで示す様に
高一度のペース領域が介在するためその分高ｂｗＬ流増
幅率を得ることができなかった。
本発明は、上記問題点に鑑み高−電流増幅率を得るため
に、−導電型であって、はぼ一様な不純物濃度のペース
領域に、反対導電型のエミッタ領域及びコレクタ領域ｆ
ｔＭ列に設けたラテラル構造トランジスタに、更に、エ
ミッタ領域とコレクタ＠域との中間領域上に絶ＭＭを介
してゲート電極を形成するものである。
に、−導電型であって、はぼ一様な不純物濃度のペース
領域に、反対導電型のエミッタ領域及びコレクタ領域ｆ
ｔＭ列に設けたラテラル構造トランジスタに、更に、エ
ミッタ領域とコレクタ＠域との中間領域上に絶ＭＭを介
してゲート電極を形成するものである。
本発明のラテラル構造トランジスタは、エミッタ領域と
コレクタ領域との中間領竣上に絶縁Ｍ１−介して、ゲー
ト電極作形成されており、例えば本トランジスタの動作
時に、このゲート電極に前記中間領域を反対導電型化す
る正又は負の電圧を印加することによって、その部分に
チャオルを形成し高１／１１！流増幅率を得るものであ
る。
コレクタ領域との中間領竣上に絶縁Ｍ１−介して、ゲー
ト電極作形成されており、例えば本トランジスタの動作
時に、このゲート電極に前記中間領域を反対導電型化す
る正又は負の電圧を印加することによって、その部分に
チャオルを形成し高１／１１！流増幅率を得るものであ
る。
ま次、本発明のラテラル構造トランジスタは、エミッタ
領域及びコレクタ領綾を−４１７ｔｌ型であって、＃１
は一様な不純物濃度のベース領域内に形成８２２３号の
様に、エミッタ領域とコレクタ領埴土の間に高濃度のペ
ース領域が介在せず、その分、高η１ｉ流増幅￥を得る
ことができる口〔実施例〕 以下、本発明によるラテラル４＠造トランジスタの一実
施例を箪１図を参照して詳細に説明する。
領域及びコレクタ領綾を−４１７ｔｌ型であって、＃１
は一様な不純物濃度のベース領域内に形成８２２３号の
様に、エミッタ領域とコレクタ領埴土の間に高濃度のペ
ース領域が介在せず、その分、高η１ｉ流増幅￥を得る
ことができる口〔実施例〕 以下、本発明によるラテラル４＠造トランジスタの一実
施例を箪１図を参照して詳細に説明する。
枦１図は本実施例のラテラル構造トランジスタを製造工
程順に示す断面図である。
程順に示す断面図である。
本実施例のラテラル構造トランジスタは、ＰＮＰ型であ
り、先ず第１図（２）の様にＰ型Ｓｉ基板１５上にｎ′
″型の埋込１１１１１７ｆ形成し、その上部にｎｍエピ
タキシャル層１６を形成し、次に蓼１図（Ｂｌの様に例
えば通常のＣＶＤ法によってＳｉＯ＊膜２９全２９した
後、通常のＱ ＩＪグラフ技術によりベースコンタクト
＄１８、エミッタコンタクト窓］９、コレクタ；ンタク
ト窓２０を開口する０久に一１１１ｍ（Ｏの様に、ベー
スコンタクト窓］８上に例えばレジストからなる拡散マ
スクを設けな後、例えばＢ”（ホウ素）イオンを前記エ
ミッタコンタクトｇ１９、コレクタコンタクト窓２０よ
り注入することにより、Ｐ 型のエミッタ領ｋＩ！２２
及びコレクタ領繍２３を形成する。
り、先ず第１図（２）の様にＰ型Ｓｉ基板１５上にｎ′
″型の埋込１１１１１７ｆ形成し、その上部にｎｍエピ
タキシャル層１６を形成し、次に蓼１図（Ｂｌの様に例
えば通常のＣＶＤ法によってＳｉＯ＊膜２９全２９した
後、通常のＱ ＩＪグラフ技術によりベースコンタクト
＄１８、エミッタコンタクト窓］９、コレクタ；ンタク
ト窓２０を開口する０久に一１１１ｍ（Ｏの様に、ベー
スコンタクト窓］８上に例えばレジストからなる拡散マ
スクを設けな後、例えばＢ”（ホウ素）イオンを前記エ
ミッタコンタクトｇ１９、コレクタコンタクト窓２０よ
り注入することにより、Ｐ 型のエミッタ領ｋＩ！２２
及びコレクタ領繍２３を形成する。
次に算１図＋Ｄ＋の様に、前記拡散マスク２１を除去し
た後、新たに、エミッタコンタクト窓２２、コレクタコ
ンタクト窓２３上に、例えば、レジストからなる拡散マ
スク２１′ヲ形成し、次−でＡｓ’″ヒ （ＪＨｅ）イオンをベースコンタクト窓内に注入するこ
とにより、埋込層】７にまで達するｎ＋型のベースコン
タクト領域２４を形成する。
た後、新たに、エミッタコンタクト窓２２、コレクタコ
ンタクト窓２３上に、例えば、レジストからなる拡散マ
スク２１′ヲ形成し、次−でＡｓ’″ヒ （ＪＨｅ）イオンをベースコンタクト窓内に注入するこ
とにより、埋込層】７にまで達するｎ＋型のベースコン
タクト領域２４を形成する。
次ＫＷＩ図［Ｆ］の様に前記拡散マスク２１’を除去し
た後、一旦全面に例えばＡｌからなるＩＥ極材を形成し
た後、パターンニングを行なうことによって、ベース電
極２５、エミッタ電極２６、コレクタ［８２８、更に、
エミッタ領繍２２とコレクタ細線２３との中間領域１６
′上のＳｉｎ、膜２９上にゲートＩＩｔ極２７ｆ形成す
るものである。
た後、一旦全面に例えばＡｌからなるＩＥ極材を形成し
た後、パターンニングを行なうことによって、ベース電
極２５、エミッタ電極２６、コレクタ［８２８、更に、
エミッタ領繍２２とコレクタ細線２３との中間領域１６
′上のＳｉｎ、膜２９上にゲートＩＩｔ極２７ｆ形成す
るものである。
以上の結果、形成された、ＰＮＰ型のラテラル構造トラ
ンジスタは、例えば第２図の様に、ベース入力と同時に
、ゲートに負電圧を印加することによって、箪１図［Ｆ
］に示す中間領域１６′の表面を反転させることができ
るため、高い電流増幅率を得ることができる。
ンジスタは、例えば第２図の様に、ベース入力と同時に
、ゲートに負電圧を印加することによって、箪１図［Ｆ
］に示す中間領域１６′の表面を反転させることができ
るため、高い電流増幅率を得ることができる。
以上述べた様に、本発明のラテラル構造トランジスタは
、ゲート電極に電圧を印加すること＆でよって、エミッ
タ領繍とコレクタ領諭との中間修域を反対導電型化する
ことが可能になるため、高い電流増幅率を得ることがで
きるＯ １た、本発明では、従来例に挙げた特公昭５５−２８２
２３号の様に、エミッタ領νとコレクタ領緘との間に、
高溌度のベース領域が介在しないため、その分、高い電
流増幅率を得ることができる０
、ゲート電極に電圧を印加すること＆でよって、エミッ
タ領繍とコレクタ領諭との中間修域を反対導電型化する
ことが可能になるため、高い電流増幅率を得ることがで
きるＯ １た、本発明では、従来例に挙げた特公昭５５−２８２
２３号の様に、エミッタ領νとコレクタ領緘との間に、
高溌度のベース領域が介在しないため、その分、高い電
流増幅率を得ることができる０
１１図は本発明のラテラル構造トランジスタの実施例を
説明する図、寥２図は実施例トランジスタの結線例、第
３１ｒｆｌＪは従来のラテラル構造トランジスタを説明
する図、駆４図は従来のラテラル構造トランジスタの問
題点を説明する図である。図におｈて、ｌけｎ型ｓｉ基
版、２及び２９けＳｉＯ，＠、 ３及び２２けエミッタ
領域、４及び２３けコレクタ’＠Ｊ、５及び２４はベー
スフンタクト領謔、６．６′及び２１．２２’は拡散マ
スク、７及び】８けベースコンタクト領域、８及び１９
けエミッタコンタクト窓、９及び２０けコレクタコンタ
クト窓、ｌＯ及び２５はベース電極、１１及び２６はエ
ミッタ電極、１２及び２８は、コレクタ電極、１３及び
２７＃：ｉゲート電極、１４けベース領域、１５はＰ型
Ｓｉ基板、１６はｎ型エピタキシャル層、】７け埋込層
、１′及び１６′は中間領域である。 （Ｄ） ４ １ 令 ／１Ｓ
゛ 番 番 番茶 １Ｎ２１ ！’に明Ｉ：よるラテラルぶ１艶囮ジ人りｎ 矢Ａｔ
ｒｌ蝉 １ 図 慄Ｉそ任１トランシ入り／１着目禁１デ１従米のラテラ
１しオル造Ｙラシジスク 第 ３ 日
説明する図、寥２図は実施例トランジスタの結線例、第
３１ｒｆｌＪは従来のラテラル構造トランジスタを説明
する図、駆４図は従来のラテラル構造トランジスタの問
題点を説明する図である。図におｈて、ｌけｎ型ｓｉ基
版、２及び２９けＳｉＯ，＠、 ３及び２２けエミッタ
領域、４及び２３けコレクタ’＠Ｊ、５及び２４はベー
スフンタクト領謔、６．６′及び２１．２２’は拡散マ
スク、７及び】８けベースコンタクト領域、８及び１９
けエミッタコンタクト窓、９及び２０けコレクタコンタ
クト窓、ｌＯ及び２５はベース電極、１１及び２６はエ
ミッタ電極、１２及び２８は、コレクタ電極、１３及び
２７＃：ｉゲート電極、１４けベース領域、１５はＰ型
Ｓｉ基板、１６はｎ型エピタキシャル層、】７け埋込層
、１′及び１６′は中間領域である。 （Ｄ） ４ １ 令 ／１Ｓ
゛ 番 番 番茶 １Ｎ２１ ！’に明Ｉ：よるラテラルぶ１艶囮ジ人りｎ 矢Ａｔ
ｒｌ蝉 １ 図 慄Ｉそ任１トランシ入り／１着目禁１デ１従米のラテラ
１しオル造Ｙラシジスク 第 ３ 日
Claims (1)
- 【特許請求の範囲】 基板表面に一導電型であってほぼ一様不純物濃度のベー
ス領域を有し、該ベース領域の表面に、反対導電型を有
するエミッタ領域及びコレクタ領域が並列に設けられて
なるラテラル構造トランジスタにおいて、 該表面の該エミッタ領域と該コレクタ領域の中間領域に
絶縁膜を介してゲート電極が設けられてなることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28467186A JPS63136669A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28467186A JPS63136669A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136669A true JPS63136669A (ja) | 1988-06-08 |
Family
ID=17681474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28467186A Pending JPS63136669A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700090A1 (en) | 1994-08-19 | 1996-03-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit comprising a current mirror circuit |
| US5682120A (en) * | 1995-03-22 | 1997-10-28 | Kabushiki Kaisha Toshiba | Differential amplifier circuit using lateral-type bipolar transistors with back gates |
-
1986
- 1986-11-28 JP JP28467186A patent/JPS63136669A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700090A1 (en) | 1994-08-19 | 1996-03-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit comprising a current mirror circuit |
| US5682120A (en) * | 1995-03-22 | 1997-10-28 | Kabushiki Kaisha Toshiba | Differential amplifier circuit using lateral-type bipolar transistors with back gates |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5273922A (en) | High speed, low gate/drain capacitance DMOS device | |
| JP2525630B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3489602B2 (ja) | 半導体装置およびその製造方法 | |
| EP0308612A2 (en) | Field effect transistor and manufacturing method thereof | |
| JPS63136669A (ja) | 半導体装置 | |
| JPS63133678A (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPS62104172A (ja) | 半導体装置の製造方法 | |
| JPS62211955A (ja) | 半導体装置の製造方法 | |
| JPS6123364A (ja) | 電界効果トランジスタ | |
| JPH1012876A (ja) | 半導体装置 | |
| JPS6211516B2 (ja) | ||
| JP3048261B2 (ja) | 半導体装置の製造方法 | |
| JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2822365B2 (ja) | Ｍｏｓｆｅｔ | |
| JPS61100975A (ja) | 接合形電界効果トランジスタ | |
| JPS6141150B2 (ja) | ||
| JP2757962B2 (ja) | 静電誘導半導体装置の製造方法 | |
| JPH03227526A (ja) | 半導体素子の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH0669507A (ja) | パワーｍｏｓｆｅｔ | |
| JPH0251278A (ja) | 二重拡散型電界効果半導体装置の製造方法 | |
| JPS60234353A (ja) | 半導体装置 | |
| JPH0296376A (ja) | 半導体装置 | |
| JPS58166756A (ja) | Ｍｏｓ容量素子 | |
| JPS583391B2 (ja) | デンカイコウカガタトランジスタ ノ セイゾウホウホウ |