JPS63121198A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置に関し、特に検出能力の高
いテスト回路レイアウトに関するものである。

〔従来の技術〕

半導体メモリ装置の記憶容量は、２〜３年で４倍のペー
スで急速に増大を続け、現在では記憶容量は１Ｍビット
あるいは４Δ１ビットのものが製品化されつつある。そ
こで顕在化してきた問題点の１つとしてテスト時間が挙
げられる。たとえば記憶容量が４倍になった場合数も単
純なテストパターンにおいても４倍のテスト時間を要し
、高い品質を保証するためには、さらにパターン長の長
いテストを実施する必要がある。すなわち、大容量半導
体メモリ装置においては、高度なファインパターン化が
進み、その結果、寄主素子効果の瑠犬を生じ、一方高速
動作化も加わシ、内部発生雑音の増大へとつながシ、テ
ストパターン長の長い複雑なテストを必要とする傾向が
強い。この場合には、記憶容量の増大比率よシもパター
ン長の増大比率がはるかに大きくなるが普通である。テ
スト時間の増大は、展進コストの増大、生産能力の低下
を招き、好ましくない。

そこで、これに対し、いわゆるテスト回路と呼ばれる方
式が導入されるようになった。たとえばＩＭワード×１
ビット構成のメモリについて４ビットずつ同時にテスト
が可能なように工夫したもので見かけ上２５６にワード
×４ビットのメモリをテストしているかのように扱える
ため、テスト時間は、１Ｍビットのメモリであるにもか
かわらず２５６にビットのメモリのテスト時間でテスト
できるという思想である。

従来の一般的回路構成を第４図を参照しながら説明する
。以下ＩＭワード×１ビット楕成のＤＲＡＭの例として
説明する。

１−トランジスタ屋メモリセルの記憶容量素子の対極は
、通常シリコン基板上に容量ゲート絶縁膜を介して平面
的に延在する多結晶シリコン電極によって形成され、複
数のメモリセルが共有するが、第４図では、１，２がこ
れにあたり、ここでは、メモリセルプレートと呼ぶこと
とする。ＷＬＩ。

ＷＬ２　は、ワード線で、通常多結晶シリコン増で形成
されている。図にはメモリセルプレート上１本ずつ記さ
れているのみであるが実際は、リフレッシェサイクルで
決まる本数だけ平行にアレイされている。従ってここで
は、それぞれメモリセルプレー１・上に５１２本ずつワ
ード線が配置されている。Ｘｌ）ＥＣ１、Ｘｌ）ＥＣ２
は、行デコーダで、それぞれメモリセルプレート上のワ
ード線の中から１本ずつ選択し、活性化するもので、外
部から与えられたアドレス情報に従って動作する。ＷＬ
Ｉ。

ＷＬ２は、選択されたワード線と考えてよい。ワード線
ＷＬＩ、〜ｖＬ２と垂直な方向に、配置されたＤＩ　１
　、ＤＩ２　、Ｄ２１　、Ｄ２２はデータ線でルシ、通
常アルミあるいは多結晶シリコンで形成というふうに対
をなしている。ワード線とデータ線対との交点には、デ
ータ一対の内のどちらか一方のデータ線との交点にメモ
リセルが配置されている。たとえばワード線ＷＬｌに関
しては、デー／＋１ｊＪＤ　ｌ　１　、　Ｄ　１２　ト
Ｏ交ＡＫ／　モＩＪ　セ、／Ｉ／Ｍｃ１１、ＭＣ１２が
配置されている。データ線対Ｄｌｌ、Ｉ）１１には、１
個のセンスアンプ５Ａ１１が配置され、センスアンプ活
性化信号ＳＥＩによって活性化され、メモリセルＭＣ１
１から読み出し動作によって庄じたＤ１１＋ＬＪ１１ｒ
ＢＪＯ微小電位差をＮ幅する。第４図では、それぞれメ
モリセルプレート上にデータ線２対センスアンプ２台ず
つ記されているのみであるが、実際は、データ線対セン
スアンプは、それぞれメモリセルプレート毎に１０２４
対、１０２４台ずつアレイされ、センスアンプ活性化信
号ＳＥＸ　、ＳＦ３は、メモリセルプレート毎に共通に
配置されている。第４図中央のＹＤＥＣは列デコーダで
めシ、外部アドレス信号に従い動作し、両側で２０４８
対あるデータ線対の中から４対を選択し、４対のＩ１０
バスエ１０１〜工１０３へ接続し、データを転送する。

第４図に示されているＹＤｈ：Ｃは、選択された１台の
みでろるが、実際は、図中たて方向に５１２台存在する
。Ｉ１０バスに転送されたデータは、データアンプＤＡ
Ｉ〜ＤＡ４で増幅される。

以上は、メモリセルアレイから４ビットを選択し、４ビ
ットのデータの書き込みあるいは読み出しを行なう場合
一般的なレイアウト法である。このように隣接するデー
タ線対を１台のＹＤＥＣで選択してＩ１０バスへ転送す
る方式は、レイアウトの容易さ、チップ表面積使用効率
の高さなどから一般に広く用いられている。

１ＭワードＸビット構成の通常のメモリとして動作する
場合は、回路群３によシ、４対のＩ１０バスの中から１
対が選択され、入力端子Ｄｉｎ　上の外部入力データを
選択された１対のＩ１０バスに書き込むか、あるいは、
選択された１対のエルバス上の信号を出力端子Ｄｏｕｔ
に出力することになる。一方テストモード指令信号ＴＥ
によシ、４ビット並列テストモードに入った場合、書き
込み動作時には、入力端子Ｄｉｎ　上の外部入力データ
を、４対のＩ１０バスすべてに書き込み、あるいは、読
み出し動作時には、４対のＩ１０バス上に現われたデー
タを比較判定し、判定結果を出力端子Ｄｏｕｔに出力す
る。この判定の方法には、高電位、低電位、フローティ
ングなどさまざまな割υ振り方が考えられるし、また、
４つのデータの一部をそのまま判定せず外部アドレスピ
ンに出力する方法などさまざまあるがここではあまシ重
要でないので割愛する。

重要な点は、半導体メモリ装置にテスト回路を搭載する
際に、そのために外部ピン数を増加させられない点でア
夛、その結果、並列テストを行なうビットには入力端子
Ｄｉｎ　から与えられる外部入力データ、すなわち同一
データｆ：Ｖき込むことになってしまり。

〔発明が解決しようとする問題点〕

上述した従来のテスト回路のレイアウトは、メモリセル
アレイを構成する導体群、すなわち、メモリセルプレー
ト、ワードライン、制御信号線たとえはセンスアンプ活
性化信号などを共有する複数のビットが、テストモード
誓き込み動作時に同時に選択されるとい５特徴を持って
おシ、かつ、通常動作には、これらは同時に選択される
ことは決してない。すなわち、実使用状態においては、
これらの複数のビットには、さまざまな組合わせのデー
タが！き込まれ、読み出される場合が多いのに対し、テ
ストモードでは自由なデータパターンは省き込めないと
いう欠点がある。

半導体メモリ装置に２いて書き込まれるデータパターン
による動作マージン差（いわゆるマージンのパターン依
存）は、微小信号を扱うメモリセルアレイ内に存在する
浮遊結合容量および、導体層経由で伝達される雑音によ
るところが大きく、上述のようなテスト回路レイアウト
の場合、テストモードで測定した動作マージンと、通常
モードにより測定した動作マージンとの差が、大きくな
ってしまう場合ＡＥ６る。この場合、テストモードのみ
で測定したのでは、品質の低下を招く可能性ρ；あり、
結局通常モードにて動作マージンを確認しなければなら
ないことになシ、テスト時間短縮の効果は非常に小さく
なってしまう。

上述した従来のテスト回路レイアウトに対し、本発明は
、メモリセルマトリクスを複数の部分メモリセルマトリ
クスに分割し、テストモードにて同一データしか書き込
めないビットを１つずつ各部分メモリセルマトリクスに
割シ振り、テストモードの動作マージンのパターン依存
性の検出能力を通常モードと同等にした点に独創的内容
を有する。

〔問題点を解決するための手段〕 本発明の半導体メモリ装置は、平行に配置された複数の
ワード線群と、このワード線に垂直な方向に平行に配置
された複数のデータ線群とを有し、ワード−群と、デー
タ線群との各交点に、メモリセルが配置されたメモリセ
ルマ）　ＩＪクスを有し、通常モードにおいては、Ｎピ
ッ）Ｗき込みるるいは読み出し機能金有し、テストモー
ドに２いては、ＭｘＮビット同時に書き込みるるいは読
み出し機能あるいは判定機能を有する牛堺体メモリ装置
において前記メモリセルマ）　ＩＪクスはＭ個以上の部
分メモリセルマトリクスに分ｔｉｔｓ成され、通常モー
ドにおいて同一の外部入出力端子に入出力されるデータ
を記憶するメモリセルの中で、テストモードにおいて同
時にアクセスされるメそリセル２ビット以上のメモリセ
ルが、同一の前記部分メモリセルマトリクスに属するこ
とのないことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のレイアウト図であり、記号
の表記法や、複数存在するものの省略のし方は、第４図
の従来例の手法と全く同一である。

以下第２図、第３図もこの点は全く同一である。

また、１Ｍワード×１ビット構成のメモリで４ビット並
列テストモードを搭載しているものを例として説明する
。

第１図では、メモリセルマトリクスは、４つの部分メモ
リセルマトリクスに分割され、それぞれワード線は５１
２本、センスアンプ、データ線対＃１５１２台、５１２
対有している。従来例と同様に、行デコーダＸＤＥＣ１
０は、１本のワード線ＷＬ１０’ｉ選択し、メモリセル
ＭＣＩＱがアクセスされデータ線対ＤＩＱ、ＤＩＱ間に
信号電位差が現われ、次に、センスアンプ活性化信号ｓ
ｇ１゜によシセンスアンプ５ＡＩＯが活性化され、デー
タ線対ＤＩＯ，ＤＩＯの信号は増幅される。その後、列
デコーダ・ＹＤＥＣＱによってトランジスタＱＩＯ，Ｑ
ｌｌがＯＮ状態になシ、データ線対ＤＩＯ、ＤＩＯの情
報は、工１０バスｌ１０１゜へ転送される。その後回路
群５０の動作についても従来例第４図の回路群３の動作
と全く同様である。すなわち、４ビット並列テストモー
ドの場合４対のＩ１０バスｌ１０Ｉ　Ｏ、ｌ１０２０　
、ｌ１０３０、ｌ１０４０を経て、４つのメモリセルＭ
Ｃ１０、ＭＣ２０、ＭＣ３０、ＭＣ４０ＫｉｊＦＩ−ｆ
−夕の書き込み、あるいは、読み出し動作が行なわれる
。しかし特徴的な点は、４ビット共に同一データが書き
込まれてもそれぞれ別の部分メモリセルマトリクスに属
しており、少なくともそれぞれの部分メモリセルマ）　
＋７クス内においては、通常動作と全く同一のあらゆる
データパタ゛−ンでも誉き込むことが可能であるという
点である。従ってワード線やメモリセルプレートや、制
御信号を共有する部分メモリセルマトリクス内において
は、テストモードでも正確な動作マージンのパターン依
存性を測定することが可能でろシ、逆に、部分メモリセ
ルマトリクス間についいては、たとえば′ワード線は、
行デコーダ、ワード線駆動回路は完全独立構成となって
おシ、ワード線ＷＬＩＯ。

ＷＬ２０　、ＷＬ３０　、ＷＬ４０は同−ｆｉイミ：０
ｆにて活性化されるが、実質互いに接続導通はしておら
ず、センスアンプ活性化信号ＳＥＩ　Ｏ、５Ｅ２０．５
Ｅ３０，５Ｅ４０やメモリセルグレート１０．２０．３
０．４０も同様である。従って部分メモリセルマトリク
ス間におけるデータ相互干渉による雑音効果はきわめて
小さいために、通常作動時とテストモード時の動作マー
ジン差はきわめて小さく押えられる。

すなわち、テストモードにおいても同時にアクセスする
メモリセルが、部分メモリセルマトリクス内に２つ以上
はないという点のみが重要であシ、さまざまな変形は可
能である。

たとえばデコーダの位置、センスアンプの位置など、部
分メモリマトリクス内での配置は自由でアシ、センスア
ンプは、シェアードセンスアンプでもよい。また列デコ
ーダについては、同時に選択されるものは１台だけにし
てその出力信号をそれぞれのスイッチングトランジスタ
Ｑｓｏ〜Ｑ１７に分配する形式をとっても配線レイアウ
トによシ共通雑音にすることが可能であり本発明の主旨
に影響を与えない。また、第１図は、フォールプツト型
データ線配置の例であるが、部分メモリセルマトリクス
１つ１つをオープン屋データ線配置したものを第３図に
示す。−点鎖線内は、すべて同一のブロックが配置され
たものとする。

また、第１図の例において、さらに多くの部分メモリセ
ルマトリクスに分割した構成をとっても、テストモード
において同時にアクセスされるメモリセルが同一の部分
メモリセルマトリクス内に２個以上なければ本発明の効
果に変わシはない。たとえば８分割して、同一サイクル
中は４ブロツクしか部作せず他の４ブロツクは全く動作
しないいわゆる部分動作方式の場合がこれにあたる。

また、第１図に２いて１つの部分メモリセルマトリクス
につき１対のＩ１０バスというレイアウトが好ましくな
い場合でも、第２図に示すように、２対のＩ１０バスを
それぞれの部分メモリセルマトリクスに配置し、プレイ
の外でＩ１０選択回路ｌ１０Ｓにて一方を選択する方式
を採用することができる。

またさらに、列デコーダの出力にスイッチを設け、ＹＳ
ＷｏとＹＳＷＩを分離制御することにょυＩ１０バスの
一方は全く動作させずに切シはなす方式もある。

以上は、ＩＭワードＸＩビット構成メモリの例について
述べたが、ＸＮビット構成についても容易に類推でき、
たとえば、テストモードにおいて同時にアクセスされる
メモリセルでも異なる外部Ｉ１０ビンに属するメモリセ
ルならば同一の部分メモリセルマトリクス内に属してい
てもよいことがわかる。

〔発明の効果〕

以上前項にて詳述したように、部分メモリセルマトリク
スに分割し、テストモードで同時にアクセスされるメモ
リセルで、同一の外部Ｉ１０ビンに属するメモリセルが
２個以上同一の部分メモリセルマトリクスに属さないこ
とによシ、テストモードにおいても、通常モードと同様
の動作マージン測定が可能とナシ、本来のテスト回路の
目的であるテスト時間の短縮をはかることができ、なお
かつ高品質の維持が可能となる。

【図面の簡単な説明】

第１図は、本発明の実施例、第２図は、本発明の他の実
施例、第３図は、第１図の例を他のレイアウト法で実現
した場合の実施例、第４図は、従来例を示すレイアウト
図をそれぞれ示す。 １．２，１０，２０，３０，４０，１００゜２００．１
１０，１２０・・・・・・１−トランジスタメモリセル
の容量素子対極の電極プレー）、ＷＬｉ・・・・・・ワ
ード線、Ｄｉ　、Ｄｉ・・・・・・データ線、ＭＣｉ・
・・・・・メモリセル、ＸＤＥＣｉ・・・・・・行デコ
ーダ、Ｓ　Ａ　ｉ　＝・用センスアンプ、ＳＥｉ・・・
・・・センスアンプ活性化信号、ＹＤＥＣ・・・・・・
列デコーダ、ｖＯｌ・・・・・・工１０バス、Ｑｉ・・
・・・・データ、Ｊ、Ｉ１０バス間のスイッチングトラ
ンジスタ、ＤＡｉ・・・・・・データアンプ、ＴＥ・・
・・・・テストモード指令信号、Ｄｉｎｏｏｏ・・・外
部データ入力端子、Ｄｏｕｔ・・・・・・外部データ出
力端子をそれぞれ示す。 Ｄｉｎ　　　ＤａＪ 茅　４−ＴＩｌｉ

Claims (1)

【特許請求の範囲】
1. 平行に配置された複数のワード線群と、該ワード線に垂
   直な方向に平行に配置された複数のデータ線群とを有し
   、該ワード線群と該データ線群との各交点にメモリセル
   が配置されたメモリセルマトリクスを有し、通常モード
   においては、Ｎビット同時に書き込みあるいは読み出し
   機能を有し、テストモードにおいては、ＭＸＮビット同
   時に、書き込みあるいは読み出し機能あるいは判定機能
   を有する半導体メモリ装置において、前記メモリセルマ
   トリクスはＭ個以上の部分メモリセルマトリクスに分割
   構成され、通常モードにおいて同一の外部入出端子に入
   出されるデータを記憶するメモリセルの中で、テストモ
   ードにおいて同時にアクセスされるメモリセル２ビット
   以上のメモリセルが同一の前記部分メモリセルマトリク
   スに属することのないことを特徴とする半導体メモリ装
   置。