JPS63116A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63116A JPS63116A JP14322586A JP14322586A JPS63116A JP S63116 A JPS63116 A JP S63116A JP 14322586 A JP14322586 A JP 14322586A JP 14322586 A JP14322586 A JP 14322586A JP S63116 A JPS63116 A JP S63116A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高集積度・高速の半導体集積回路の製造方法に
関するものである。
関するものである。
従来の技術
半導体集積回路の高密度化に伴って構成要素であるＭＯ
Ｓ）ランジスタも縮小化されるが、かかる装置において
は深さ方向の縮小化も実施しなくては正常なトランジス
タ動作を維持することばできない。従って接合深さも浅
くする必要があるが、これは接合の層抵抗を増大させる
傾向にあるのでＭＯＳ）ランジスタの高速動作を維持す
ることと相反する。
Ｓ）ランジスタも縮小化されるが、かかる装置において
は深さ方向の縮小化も実施しなくては正常なトランジス
タ動作を維持することばできない。従って接合深さも浅
くする必要があるが、これは接合の層抵抗を増大させる
傾向にあるのでＭＯＳ）ランジスタの高速動作を維持す
ることと相反する。
以上の問題を解決するために最近注目されているのがシ
リコンにおける不純物高濃度層よシ低抵抗な高融点金属
のシリサイド層を合金反応を用いてシリコン露出領域に
自己整合的に形成する技術（シリサイド化接合法）であ
る。但しこの方法では用いる高融点金属の種類とシリサ
イド化のための熱処理条件によっては、シリサイド化の
起こる領域がシリコン面の露出した部分に留まらず、分
離酸化膜上まで這い上がってしまう場合がある（シリサ
イドの横方向成長）。特にチタンシリサイドの形成を例
にとるとＡｒ雰囲気中で７ｏ○°Ｃ１６０秒のランプア
ニールでシリサイド化した場合チタンシリサイドの分離
酸ｆ上膜上への這い上がりは３ｐｒｎ８になる〔例えば
Ｊ 、Ａｐｐｌ 、Ｐｈｙｇ（ジェイアブライ フィジ
ックス）５７ （１２）（１９８５）Ｐ５２５１ ：Ｔ
、Ｏｋａｍｏｔｏ、に、Ｔｓｕｋａｍｏｔｏ、Ｍ、Ｓｈ
ｉｍｉｚｕ ａｎｄＴ 、Ｍａｔｓｕｋａｗａ ）。こ
れでは大規模集積回路における微細な素子間分離が不可
能になる。チタンシリサイド形成時の横方向成長を抑制
する技術としてはＮ２雰囲気中のランプアニールが有効
であることが報告されている〔例えばＩ Ｅ ３Ｔ ｒ
ａｎｓ 、Ｅ １ｅｃｔｒｏｎＤｅｖｉｃｅｓ （アイ
イイイトランザ エレクトロン デバイシズ）ＥＤ
−３２（２）２ （１９８５） Ｐｌ ４１ ：Ｍ、Ｅ
、Ａｌｐｅｚｉｎ ｅｔ ａｌ、：］。
リコンにおける不純物高濃度層よシ低抵抗な高融点金属
のシリサイド層を合金反応を用いてシリコン露出領域に
自己整合的に形成する技術（シリサイド化接合法）であ
る。但しこの方法では用いる高融点金属の種類とシリサ
イド化のための熱処理条件によっては、シリサイド化の
起こる領域がシリコン面の露出した部分に留まらず、分
離酸化膜上まで這い上がってしまう場合がある（シリサ
イドの横方向成長）。特にチタンシリサイドの形成を例
にとるとＡｒ雰囲気中で７ｏ○°Ｃ１６０秒のランプア
ニールでシリサイド化した場合チタンシリサイドの分離
酸ｆ上膜上への這い上がりは３ｐｒｎ８になる〔例えば
Ｊ 、Ａｐｐｌ 、Ｐｈｙｇ（ジェイアブライ フィジ
ックス）５７ （１２）（１９８５）Ｐ５２５１ ：Ｔ
、Ｏｋａｍｏｔｏ、に、Ｔｓｕｋａｍｏｔｏ、Ｍ、Ｓｈ
ｉｍｉｚｕ ａｎｄＴ 、Ｍａｔｓｕｋａｗａ ）。こ
れでは大規模集積回路における微細な素子間分離が不可
能になる。チタンシリサイド形成時の横方向成長を抑制
する技術としてはＮ２雰囲気中のランプアニールが有効
であることが報告されている〔例えばＩ Ｅ ３Ｔ ｒ
ａｎｓ 、Ｅ １ｅｃｔｒｏｎＤｅｖｉｃｅｓ （アイ
イイイトランザ エレクトロン デバイシズ）ＥＤ
−３２（２）２ （１９８５） Ｐｌ ４１ ：Ｍ、Ｅ
、Ａｌｐｅｚｉｎ ｅｔ ａｌ、：］。
この方法によれば分離酸化膜上のチタンはいち早く窒化
されるのでチタンシリサイドの横方向成長は抑制される
。
されるのでチタンシリサイドの横方向成長は抑制される
。
発明が解決しようとする問題点
自己整合的に拡散層上にチタンシリサイド膜を形成する
技術においては、これを大規模集積回路に適用する限り
チタンシリサイドの横方向成長が完全に抑制されている
ことが必要条件である。さらに拡散層上に形成されたチ
タンシリサイド膜に酸素あるいは窒素などの不純物が混
入されにくい熱処理方法が採られなくてはならない。金
属チタンは活性な物質なので熱処理雰囲中に混入してい
る不純物を取り込み易く、結果的にチタンシリサイドの
比抵抗が充分下がらなくなる可能性がある。
技術においては、これを大規模集積回路に適用する限り
チタンシリサイドの横方向成長が完全に抑制されている
ことが必要条件である。さらに拡散層上に形成されたチ
タンシリサイド膜に酸素あるいは窒素などの不純物が混
入されにくい熱処理方法が採られなくてはならない。金
属チタンは活性な物質なので熱処理雰囲中に混入してい
る不純物を取り込み易く、結果的にチタンシリサイドの
比抵抗が充分下がらなくなる可能性がある。
さらに前述したＮ２雰囲気中の熱処理によりチタンシリ
サイドを自己整合的に形成する方法によると、シリコン
基板上の金属チタンも上層部が窒化され（但しチタンが
窒化とシリサイド化される割合は熱処理温度によって異
なる）、この窒化膜は後に選択的に除去されてしまう。
サイドを自己整合的に形成する方法によると、シリコン
基板上の金属チタンも上層部が窒化され（但しチタンが
窒化とシリサイド化される割合は熱処理温度によって異
なる）、この窒化膜は後に選択的に除去されてしまう。
故に金属チタン堆積の段階でこのように目減りするチタ
ンの量を考慮しておかなくてはならないので工程の再現
性を確保する上で困難がある。
ンの量を考慮しておかなくてはならないので工程の再現
性を確保する上で困難がある。
本発明はかかる点に鑑みてなされたもので、横方向成長
が完全に抑制されかつ不純物の混入の少ないチタンシリ
サイド層を自己整合的に形成することを目的としている
。
が完全に抑制されかつ不純物の混入の少ないチタンシリ
サイド層を自己整合的に形成することを目的としている
。
問題点を解決するための手段
本発明は上記問題点を解決するため、真空中におけるラ
ンプアニールを用いることにより拡散層上に自己整合的
にチタンシリサイドを形成するものである。
ンプアニールを用いることにより拡散層上に自己整合的
にチタンシリサイドを形成するものである。
作 用
本発明は上記した方法により、１）不純物の混入が少な
く、２）再現性が高く、３）チタンシリサイドの横方向
成長が完全に抑制された良好なシリサイド化接合を得る
ことができる。
く、２）再現性が高く、３）チタンシリサイドの横方向
成長が完全に抑制された良好なシリサイド化接合を得る
ことができる。
実施例
第１〜４図は本発明の一実施例のシリサイド化接合を形
成する工程断面図である。第１図において、１はシリコ
ン基板（１００）で比抵抗はｎ型なら１〜１．６Ω・傷
、ｐ型なら１０〜１５Ωの備とする。２は素子間分離用
に形成された酸化膜である。このシリコン基板全面に金
属チタン被膜３をＤＣ＋ダネトロンスパソタ法により３
５ｎｍ堆積したあと、ロータリーポンプにより１０Ｐａ
まで排気することが可能なランプアニーラ−によ！ｌ１
６゜秒間熱処理し、チタンのシリサイド化を行う（第２
図）。
成する工程断面図である。第１図において、１はシリコ
ン基板（１００）で比抵抗はｎ型なら１〜１．６Ω・傷
、ｐ型なら１０〜１５Ωの備とする。２は素子間分離用
に形成された酸化膜である。このシリコン基板全面に金
属チタン被膜３をＤＣ＋ダネトロンスパソタ法により３
５ｎｍ堆積したあと、ロータリーポンプにより１０Ｐａ
まで排気することが可能なランプアニーラ−によ！ｌ１
６゜秒間熱処理し、チタンのシリサイド化を行う（第２
図）。
次に、ＮＨ４ｏＨ十Ｈ２Ｏ２液により未反応のチタンを
選択に除去したところ、熱処理温度が５６０から７５０
°Ｃの範囲でチタンシリサイドの分離酸化膜上への這い
上がり（横方向成長）が全くなくチタンシリサイド層４
が形成された。次にｎ ＋ ｐ接合の形成のためにはド
ーズ量４Ｘ１Ｑ口 のＡｓをエネルギー１００ ｋｅｖ
で注入し、ｐｔｎ接合の形成のためにはドーズ量４ｘ１
ｏ１５０−２ Ｂ＋ ヲエネルギー１０ ｋｅｙで注入
した（第３図）。常圧ＣＶＤ法によシ酸化膜６を５００
ｎｍ堆積した後、不純物の活性化のため電気炉で９００
’Ｃ，３０分間の熱処理を行った（第４図）。結果とし
て、チタンシリサイドの横方向成長が完全に抑制され、
ｐｎ接合面６が形成された。このｐｎ接合はシート抵抗
がｎ＋ ｐあるいはｐ＋ ｎともに１ｏΩ／口、接合深
さｎ＋２：０．１２μｍ及びｐｎ、０．１３μｍ、逆バ
イアス５■印加時の接合リーク電流ｎ＋ｐ ： １ ｘ
ｌｏ−８Ａ−ｃｍ”及びｐ＋ｎ ： ３ Ｘ １ ｏ−
９Ａ−α−２の良好なチタンシリサイド化接合が得られ
た。
選択に除去したところ、熱処理温度が５６０から７５０
°Ｃの範囲でチタンシリサイドの分離酸化膜上への這い
上がり（横方向成長）が全くなくチタンシリサイド層４
が形成された。次にｎ ＋ ｐ接合の形成のためにはド
ーズ量４Ｘ１Ｑ口 のＡｓをエネルギー１００ ｋｅｖ
で注入し、ｐｔｎ接合の形成のためにはドーズ量４ｘ１
ｏ１５０−２ Ｂ＋ ヲエネルギー１０ ｋｅｙで注入
した（第３図）。常圧ＣＶＤ法によシ酸化膜６を５００
ｎｍ堆積した後、不純物の活性化のため電気炉で９００
’Ｃ，３０分間の熱処理を行った（第４図）。結果とし
て、チタンシリサイドの横方向成長が完全に抑制され、
ｐｎ接合面６が形成された。このｐｎ接合はシート抵抗
がｎ＋ ｐあるいはｐ＋ ｎともに１ｏΩ／口、接合深
さｎ＋２：０．１２μｍ及びｐｎ、０．１３μｍ、逆バ
イアス５■印加時の接合リーク電流ｎ＋ｐ ： １ ｘ
ｌｏ−８Ａ−ｃｍ”及びｐ＋ｎ ： ３ Ｘ １ ｏ−
９Ａ−α−２の良好なチタンシリサイド化接合が得られ
た。
発明の効果
以上本発明は半導体装置の高集積化・高速化に伴い、Ｍ
ＯＳＦＥＴ のソース／ドレインなど浅い拡散層上に自
己整合的にチタンシリサイド層を高い再現性のもとに形
成することを可能にするものであシ、超微細な半導体装
置の製造に大きく寄与するものである。
ＯＳＦＥＴ のソース／ドレインなど浅い拡散層上に自
己整合的にチタンシリサイド層を高い再現性のもとに形
成することを可能にするものであシ、超微細な半導体装
置の製造に大きく寄与するものである。
第１図〜第４図は本発明の一実施例における半導体装置
の製造方法を説明するための断面図である。 １・・・・・シリコン基板、２・・・・・素子間分離用
シリコン酸化膜、３−・・・・・金属チタン被膜、４・
・・・・・チタン７リサイド層、５・・・−・・Ｐｎ接
合面、６・・・・・・ＣＶＤ酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名、′
−−シリコン基δス ど−千子間外牧明 シリコンシ警＋’＋贋
の製造方法を説明するための断面図である。 １・・・・・シリコン基板、２・・・・・素子間分離用
シリコン酸化膜、３−・・・・・金属チタン被膜、４・
・・・・・チタン７リサイド層、５・・・−・・Ｐｎ接
合面、６・・・・・・ＣＶＤ酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名、′
−−シリコン基δス ど−千子間外牧明 シリコンシ警＋’＋贋
Claims (1)
- 素子間分離用の酸化膜が形成されたシリコン基板上にチ
タンシリサイド膜で裏打ちされた浅い接合を形成するに
際し、前記シリコン基板上に金属チタン被膜を形成した
のち真空中ランプアニールを用いて熱処理し、チタンシ
リサイドを自己整合的形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14322586A JPS63116A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14322586A JPS63116A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63116A true JPS63116A (ja) | 1988-01-05 |
Family
ID=15333804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14322586A Pending JPS63116A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63116A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696058A (en) * | 1983-12-06 | 1987-09-22 | Matsushita Electric Industrial Co., Ltd. | Diversity receiver |
| JPH02194524A (ja) * | 1988-12-24 | 1990-08-01 | Samsung Electron Co Ltd | Ｖｌｓｉ装置の抵抗領域に低抵抗接続を形成する方法 |
| JPH02249228A (ja) * | 1989-03-22 | 1990-10-05 | Nec Corp | 短時間熱処理方法 |
-
1986
- 1986-06-19 JP JP14322586A patent/JPS63116A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696058A (en) * | 1983-12-06 | 1987-09-22 | Matsushita Electric Industrial Co., Ltd. | Diversity receiver |
| JPH02194524A (ja) * | 1988-12-24 | 1990-08-01 | Samsung Electron Co Ltd | Ｖｌｓｉ装置の抵抗領域に低抵抗接続を形成する方法 |
| JPH02249228A (ja) * | 1989-03-22 | 1990-10-05 | Nec Corp | 短時間熱処理方法 |
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