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JPS6292199A - メモリ回路 - Google Patents

メモリ回路

Info

Publication number
JPS6292199A
JPS6292199A JP60232706A JP23270685A JPS6292199A JP S6292199 A JPS6292199 A JP S6292199A JP 60232706 A JP60232706 A JP 60232706A JP 23270685 A JP23270685 A JP 23270685A JP S6292199 A JPS6292199 A JP S6292199A
Authority
JP
Japan
Prior art keywords
circuit
differential amplifier
outputs
output
logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60232706A
Other languages
English (en)
Other versions
JPH0514998B2 (ja
Inventor
Yasumasa Yamada
泰正 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP60232706A priority Critical patent/JPS6292199A/ja
Priority to US06/918,179 priority patent/US4780853A/en
Priority to EP86114423A priority patent/EP0219135B1/en
Priority to DE8686114423T priority patent/DE3685080D1/de
Publication of JPS6292199A publication Critical patent/JPS6292199A/ja
Publication of JPH0514998B2 publication Critical patent/JPH0514998B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｍ（ＪＳ型電界効果トランジスタ（以下、ｈ
ｉＯ８ＦＥＴと略す）を用いたメモリ回路に関し、特に
差動増幅回路で所謂センスアンプを構成したメモリ回路
に関する。
〔従来の技術〕
従来のこの種のメモリ回路として、第４図の様な回路が
用いられていた。第４図では便宜上２ビツトの例を用い
て図は省いであるが、ビット数が増大しても基本的な構
成法は同様である。
第４図で、ＭＣＩおよびＭＣ２はメモリセルであって、
第５図に示すように４つのｆ’ｖｌＯ８ＦＥＴと２つの
抵抗で構成されている。ＤＬＬおよびＤＬ２はディジッ
ト勝負荷回路でＭＯＳＦＥＴ　Ｑ、３．Ｑ２４゜Ｑ□、
Ｑ２．でなる。ＳＡ１およびＳＡ２はメモリセル惰゛報
増幅のための差動増幅回路で夫々ＭＯ８Ｆ’ＥＴ　Ｑｚ
ｔ＋Ｑｚ＊＋Ｑ＊ｓ＋Ｑ＋ｓ、Ｑｚフ、Ｑｓｏで構成さ
れている。８ＡＬＤは複数の差動増幅回路ＳＡＩ　。
ＳＡ２の共通負荷回路であり、Ｍｏ５ＦＥＴＱ８．。
Ｑｓｚでなる。又、ＷＬ、１およびＷＬ２はワード選択
腺、Ｄ１拳Ｄ１およびＬ）２　、　ｌ）２は夫々対をな
すテイツク）線、Ｃ８ＩおよびＣ８２は差動増幅回路Ｓ
ＡＩおよびＳＡ２の選択信号線、ＤＢおよびＤＢは複数
の差動垢・幅回路の共通出力娼子を示している。
従来の回路の動作を以下に説明する。説明の便宜上、第
４図の回路はＮチャネルＭＯＳ　Ｆ　ＥＴで構成されて
いるとする。メモリセルＭＣＩが選択セルの場合ワード
線ＷＬＩは・・イレベルとし、一方、ワード線ＷＬ２は
ディジットａ負荷回路ＤＬ２からメモリセルＭＣ２に流
入する電流をなくす為にロウレベルにする。又選択信号
１ｃｓ１はセルＭＣ１が選択されているのでハイレベル
、　一方、　ｃＳ２はロウレベルになる。セルＭＣＩが
選択されていることよシ、ディジット線ＤＩ、ＤＩはメ
モリセルＭＣＩの情報に対応した電位になシミ位差を生
ずる。この−位差をセンスアンプとしての差動回路８Ａ
ｌ及び負荷８ＡＬＤで構成される差動増幅回路により増
幅を行い、出力線ＤＢ　、ＤＢへ出力する。以上が第４
図の基本動作説明である。
〔発明が解決しようとする問題点〕
上記の従来例は、２つの増幅回路ＳＡＩとＳＡ２の出力
が共通接続されているために以下の様な欠点がある。
すなわち、出力、ｌ１ｌ）ｈｌ　、　ＤＢにはセンスア
ンプＳＡＩによシ増幅された信号が出力される。この時
センスアンプＳＡ２は非選択であるため選択はＣ８２は
ロウレベルになっている。又、ワード線ＷＬ、２がロウ
レベルであるため、センスアンプ５Ａ２ｆｔ、構成する
ＭＯＳ　Ｆ　ＥＴ　ＱＨ、Ｑｘｘ　のゲート端子にはデ
ィジット線負荷回路ＤＬ２を構成するＭＯ８ＦＥ’ｌ”
　Ｑ２３　、　Ｑ２４によシミ源がらＱｚｓ　ｒ　Ｑ２
４のしきい値一段分落ちたレベルが入力されている。
この状態でセンスアンプＳＡＩによる増幅動作が行なわ
れ、出力線ＤＢ　、ＤＢの電位差が大きくなりＤＢ　、
ＤＢの低レベル電位側の電位が８Ａ２の構成ＭＯ８ＦＥ
Ｔ　Ｑｚｔ　、　Ｑ２２のゲート端子を位からしきい値
一段分落ちたレベルになったとすると、Ｑ２１　、　Ｑ
ｘｘは共に導通し、Ｄ　Ｂ　、　Ｄ　Ｂ　Ｏ７２１３レ
ヘに電位側の電位を引き落す作用をする。すなわち、増
幅作用をさまたげる方向へＱ２１　ｒ　Ｑｚ２は動作を
するわけである。このＱｎ　＋　Ｑｘｘのふるまいは、
差動増幅回路の動作余裕度の減少、又動作速度の低下と
云う重大な問題となる。
〔問題点を解決するだめの手段〕
本発明は、従来回路の欠点を除去するために、センスア
ンプＳＡＩとＳＡ２の出力を直接接続することをさけ、
論理回路による結合を行なっている。すなわち、本発明
によるメモリ回路はメモリセルの情報を増幅するための
複数の差動増幅回路の出力をＮＡＮＤ、ＮＯＲ，等の論
理回路を用いて結合したことを特徴としている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示し、第４図と同一の構成
部は同じ記号で示し、それらの説明を省略する。異なる
ところは、各センスアンプ８ＡｌおよびＳＡ２は、それ
ぞれ負荷トランジスタＱｌｔ〜Ｑｚｏを有し、さらにこ
れらの出力は論理回路による結合回路ＬＧに供給されて
いる。結合回路ＬＧは、図示の場合、トランジスタＱｌ
ｌ〜Ｑ１ｓでなるＮＡＮＤ回路と、トランジスタＱ１４
〜Ｑ１ｇでなるＮＡＮＤ回路とを有する。
第１図の動作は次の通シでおる。第４図と同様にＭＣＩ
が選択されたとすると差動増幅回路ＳＡ１の出力が結合
回路ＬＧの構成するＭ（ＪＳＦＥＴＱ１２　＋　ＱＩＳ
のゲート端子に入力される。一方弁選択差動増幅回路Ｓ
Ａ２はＣ８２がロウレベルであるため、この回路の出力
は負荷ＭＯ８ＦＥＴＱｌ？　。
１ｓのしきい値分電源よシ落ちたレベルが出力される。
この一段落ちのレベルはハイレベルでアリ、さらに結合
回路ＬＧはＮＡＮＤ型論理であるために、結合回路ＬＧ
の出力端子ＤＢ　、ＤＢには差動増幅回路ＳＡ１の出力
に対応する情報が伝達される。この結果、非選択差Ｍ増
幅回路からの増幅作用のさまたげのない増幅作用が行な
われる。
本発明はこの実施例に限定されず、多段増幅回路による
構成では第２図のように、また、複数ビットの場合は第
３図のようにそれぞれ構成される。
〔発明の効果〕 以上の説明の様に本発明は枚数の差！Ｉ！ＩＩ増幅回路
の出力を論理回路を用いて結合することによシ、非選択
差動増幅回路による選択差動増幅回路への増幅作用のさ
またげのない、動作余裕が大きくなり、又動作速度の速
いメモリ回路を実現できる。
なお、前述の説明では２ビツトメモリ回路でＮチャネル
ＭＯ８ＦＥＴを用いて説明したが、任意のビットメモリ
回路でも同様の構成を得ることは容易であり、又、相補
型ＭＯ８ＦＥＴを用いても同様の効果を行われることは
明らかである。又、前述の説明では、差動増幅回路によ
る一段増幅後論理回路による結合回路を説明したが、多
段増幅後論理回路による結合を行っても同様の効果が得
られることは明らかである。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す回路図、第２図は、
本発明の他の実施例を示し多段増幅回路の場合の論理回
路図、第３図は、本発明のさらに他の実施例を示し複数
ピット例のブロックダイヤグラム、第４図は、従来例の
回路図である。第５図はメモリセルを示す回路図である
。 ＳＡ・・・・差動増幅回路、Ｄｌ・・・・・ディジット
線負荷回路、Ｄ、Ｄ・・・・・・ディジット線、ＷＬ・
・・・・・ワード選択線、ＤＢ、ＤＢ・・・・・・差動
増幅回路の出力端子、Ｃ８・・・・・・差動〜幅回路選
択線、５ＡＬＤ・・・・・差動増幅回路の共通負荷回路
、ＬＧ・・・・・・論理回路による結合回路。 代理人　弁理士　　内　原　　　晋 〜７）ｌｆ　　　　　　　　　　　　　−−−−−−、
ＤＩ、２−−一一ノ−−− 茅　Ｉ　菌 第　２　回 第　３　　閉

Claims (1)

    【特許請求の範囲】
  1. メモリセルの情報を差動増幅回路により増幅を行うメモ
    リ回路において、複数の差動増幅回路の出力を論理回路
    を用いて結合したことを特徴とするメモリ回路。
JP60232706A 1985-10-17 1985-10-17 メモリ回路 Granted JPS6292199A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60232706A JPS6292199A (ja) 1985-10-17 1985-10-17 メモリ回路
US06/918,179 US4780853A (en) 1985-10-17 1986-10-14 Memory device
EP86114423A EP0219135B1 (en) 1985-10-17 1986-10-17 Memory device
DE8686114423T DE3685080D1 (de) 1985-10-17 1986-10-17 Speicheranordnung.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60232706A JPS6292199A (ja) 1985-10-17 1985-10-17 メモリ回路

Publications (2)

Publication Number Publication Date
JPS6292199A true JPS6292199A (ja) 1987-04-27
JPH0514998B2 JPH0514998B2 (ja) 1993-02-26

Family

ID=16943500

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60232706A Granted JPS6292199A (ja) 1985-10-17 1985-10-17 メモリ回路

Country Status (4)

Country Link
US (1) US4780853A (ja)
EP (1) EP0219135B1 (ja)
JP (1) JPS6292199A (ja)
DE (1) DE3685080D1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
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JP2504571B2 (ja) * 1989-08-04 1996-06-05 富士通株式会社 半導体集積回路装置
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Also Published As

Publication number Publication date
EP0219135A2 (en) 1987-04-22
US4780853A (en) 1988-10-25
EP0219135A3 (en) 1989-11-29
DE3685080D1 (de) 1992-06-04
JPH0514998B2 (ja) 1993-02-26
EP0219135B1 (en) 1992-04-29

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