JPS6279625A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】 （産業上の利用分骨） 。[Detailed description of the invention] (Industrial use portion).
この発明は半導体装置の製造方法に関し、詳しくは、ポ
リシリコンのテーパー側面の形成方法に関するものであ
る。The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a tapered side surface of polysilicon.
（従来の技術）
従来、ポリシリコンの側面をテーパーとするには、−例
として昭和６０年巻重第３２回応用物理学関係連合構演
会講演予稿東ｐ ３３７ 、３０ａ−に−５で示される
ように、ポリシリコンの上にノンドープのＣＶＤ酸化膜
を形成した後、ホトレジストバターニングを行い、酸化
膜のウェットエツチングでアンダーカットを生じさせ、
ドライエツチングで・ポリシリコンをエツチングするこ
とで、ポリシリコン側面をテーパーのついた形状にして
いた。(Prior art) Conventionally, in order to make the side surface of polysilicon tapered, for example, it is shown in 1985 Vol. After forming a non-doped CVD oxide film on polysilicon, photoresist buttering is performed, and undercuts are created by wet etching the oxide film.
By dry etching the polysilicon, the sides of the polysilicon were made into a tapered shape.
このテーパーにより、２層目のポリシリコンやｋｔ配線
のエツチング時のエツチング残りを区域させていた。Due to this taper, the etching residue during etching of the second layer polysilicon and the KT wiring was made into an area.
（発明が解決しようとする問題点） −しかしながら
、上記方法では、ポリシリコン上のＣＶＤ酸化膜のウェ
ハ内の膜厚や、ＣＶＤ酸化膜を除去するウェットエツチ
ングに使用するエツチング液のエツチングレートにポリ
シリコンのテーパー角が大きく依存するため、均一なテ
ーパー角にポリシリコンを形成することが條しいという
問題点があった。(Problems to be Solved by the Invention) - However, in the above method, the thickness of the CVD oxide film on polysilicon within the wafer and the etching rate of the etching solution used for wet etching to remove the CVD oxide film Since the taper angle of silicon depends greatly, there is a problem in that it is difficult to form polysilicon with a uniform taper angle.
この発明は上記の点に錯みなされたもので、その目的は
、ウェハ内およびウェハ間で均一性よく、しかも簡単な
方法でポリシリコンパターンの側面をテーパーとするこ
とにある。The present invention has been made in view of the above points, and its object is to taper the sides of a polysilicon pattern with good uniformity within a wafer and between wafers, and in a simple manner.
（問題点を解決するための手段）
この発明では、半導体基板上に窒化膜を形成し、その窒
化膜上にポリシリコンパターンを形成した後、そのポリ
シリコンパターンの表層を低温酸化により絶縁物とし、
その後、この絶縁物を除去する。(Means for Solving the Problems) In the present invention, a nitride film is formed on a semiconductor substrate, a polysilicon pattern is formed on the nitride film, and then the surface layer of the polysilicon pattern is made into an insulator by low-temperature oxidation. ,
This insulator is then removed.
（作 用）
窒化膜上に形成されたポリシリコンパターンの゛表層を
低温酸化により絶縁物とすると、この絶縁物は、ポリシ
リコンパターンの残存ポリシリコンの側面がテーパーと
なるように形成される。したがって、次に、前記絶縁物
を除去することにより、残存ポリシリコンからなる、側
面がテーパー面のポリシリコンパターンが得られること
になる。(Function) When the surface layer of a polysilicon pattern formed on a nitride film is made into an insulator by low-temperature oxidation, this insulator is formed so that the side surface of the remaining polysilicon of the polysilicon pattern becomes tapered. Therefore, next, by removing the insulator, a polysilicon pattern made of residual polysilicon and having tapered sides is obtained.
（実施例） 以下この発明の一実施例を第１図を参照して説明する。(Example) An embodiment of the present invention will be described below with reference to FIG.
第１図（ａ）ないし第１図（ｅ）は、この発明を、高濃
度不純物を含む多層ポリシリコン構造のＭＯ８半導体装
置の製造方法に適用した場合の工程を説明する断面図で
ある。FIGS. 1(a) to 1(e) are cross-sectional views illustrating steps when the present invention is applied to a method of manufacturing an MO8 semiconductor device having a multilayer polysilicon structure containing high concentration impurities.
まず、第１図（ａ）において、１はシリコン単結晶半導
体基板（以下、基板と略称する）であり、この基板１上
に熱酸化によって第１のゲート酸化膜２を形成し、さら
に、第１のゲートの容量を大きくするため、高誘電体で
ある薄いシリコン窒化膜３を形成する。その後、第１の
ゲートの絶縁耐圧を向上させるため、シリコン窒化膜３
を、１０〜３０大の酸化膜が形成される条件で酸化して
もよい。第１のゲート膜である前記第１のゲート酸化膜
２とシリコン窒化膜３上に電極となる第１のぎりシリコ
ン膜４を形成し、この第１のポリシリコン膜４に導電性
をもたせ且つ低抵抗にするため、リンなどの不純物を熱
拡散法あるいはイオン注入法を用いて３ Ｘ １０２０
ｃｍ−３〜６ Ｘ １０２０ｃｍ−３程度の高濃度に導
入する。First, in FIG. 1(a), reference numeral 1 denotes a silicon single crystal semiconductor substrate (hereinafter abbreviated as substrate), and a first gate oxide film 2 is formed on this substrate 1 by thermal oxidation. In order to increase the capacitance of the gate 1, a thin silicon nitride film 3 having a high dielectric constant is formed. Thereafter, a silicon nitride film 3 is applied to improve the dielectric strength of the first gate.
may be oxidized under conditions such that an oxide film of 10 to 30 sizes is formed. A first silicon film 4 serving as an electrode is formed on the first gate oxide film 2 and silicon nitride film 3, which are the first gate films, and this first polysilicon film 4 is made to have conductivity. In order to lower the resistance, impurities such as phosphorus are added to the 3 x 1020 layer using thermal diffusion or ion implantation.
It is introduced at a high concentration of about cm-3 to 6 x 1020 cm-3.
次に、第１図（ｂ）Ｋ示すように、第１のゲート電極お
よび配線となる部分以外の第１のぎりシリコン膜４をホ
トリソグラフィ技術によりホトレジストをマスクとして
エツチングし、ホトレジストを除去し、パターンを形成
する。Next, as shown in FIG. 1(b)K, the first portion of the silicon film 4 other than the portion that will become the first gate electrode and wiring is etched by photolithography using the photoresist as a mask, and the photoresist is removed. form a pattern.
次いで、パターン形成を行った第１のポリシリコン膜４
を、比較的低温の酸化、例えば８００〜８５０℃程度の
酸化で、約１５００〜２５００Ｘ酸化膜が形成される酸
化条件で酸化することにより、第１図（ｃ）に示すよう
に、その第１のポリシリコン膜４の表面部にポリシリコ
ン酸化膜５（絶縁物）を形成する。この時、第１のポリ
シリコン膜４以外のところでは、シリコン窒化膜３で覆
われているので酸化されない。また、前記ポリシリコン
酸化膜５は、比較的低温の酸化で形成されているので、
図中イで示される部分（シリコン窒化膜３と接する部分
）においては薄くなり、その結果として、第１のポリシ
リコン膜４の残存ポリシリコンの側面にテーパーがつく
。Next, the patterned first polysilicon film 4
is oxidized at a relatively low temperature, for example, about 800 to 850°C, under oxidation conditions that form an approximately 1500 to 2500× oxide film, as shown in FIG. 1(c). A polysilicon oxide film 5 (insulator) is formed on the surface of the polysilicon film 4. At this time, parts other than the first polysilicon film 4 are covered with the silicon nitride film 3 and are not oxidized. Furthermore, since the polysilicon oxide film 5 is formed by oxidation at a relatively low temperature,
The portion indicated by A in the figure (the portion in contact with the silicon nitride film 3) is thinned, and as a result, the side surface of the remaining polysilicon of the first polysilicon film 4 is tapered.
次に、第１図（ｄ）に示すように、ポリシリコン酸化膜
５を緩衝ＨＦで全面除去する。これにより、残存ポリシ
リコンからなる、側面がテーパー面の第１のポリシリコ
ン膜４′が得られる。この時、ポリシリコン酸化膜５以
外の部分は、シリコン窒化膜３で覆われていて、官化膜
が緩衝ＨＦ（エッチャント）に対してエツチングされず
らいので、殆どエツチングされない。Next, as shown in FIG. 1(d), the entire polysilicon oxide film 5 is removed using buffered HF. As a result, a first polysilicon film 4' made of residual polysilicon and having tapered side surfaces is obtained. At this time, the portion other than the polysilicon oxide film 5 is covered with the silicon nitride film 3, and since the functionalized film is difficult to be etched by buffer HF (etchant), it is hardly etched.
次いで、第１図（ｅ）に示すように、第１のボリシＪ】
コン膜４′をマスクとして、第１のゲート膜であるシリ
コン窒化膜３と第１のゲート酸化膜２をエツチングする
。その後、９０００Ｃ〜１０００℃の酸化を行うことに
より、基板１上に第２のゲート酸化膜５、第１のポリシ
リコン膜り′上に層間絶縁膜６を形成する。この時、基
板１上の第２のゲート酸化膜５が２００〜４００λ厚に
形成されるのに対して、第１のポリシリコン膜り′上の
層間ｔｌ！Ｉ縁膜６は６００〜１２００λ厚に形成され
る。また、この酸化は、９００〜１０００℃と比較的高
温なので、均一に第１のポリシリコン膜り′上に層間絶
縁膜６が形成される。Next, as shown in FIG. 1(e), the first bolt J]
Using the silicon film 4' as a mask, the silicon nitride film 3, which is the first gate film, and the first gate oxide film 2 are etched. Thereafter, by performing oxidation at 9000C to 1000C, a second gate oxide film 5 is formed on the substrate 1, and an interlayer insulating film 6 is formed on the first polysilicon film. At this time, the second gate oxide film 5 on the substrate 1 is formed to a thickness of 200 to 400λ, while the interlayer tl! The I edge film 6 is formed to have a thickness of 600 to 1200λ. Further, since this oxidation is performed at a relatively high temperature of 900 to 1000 DEG C., the interlayer insulating film 6 is uniformly formed on the first polysilicon film.
その俵、第２の電極となる第２のポリシリコン膜７を塩
漬させるとともに、不純物の導入、ホトリソ技術による
パターン形成を行う。この時、図にも示しているように
、第１のポリシリコン膜４′の側面にテーパーがついて
いるので、第２のポリシリコン膜７をエツチングした時
のエツチング残りを減少させることが可能となる。The bale and the second polysilicon film 7, which will become the second electrode, are soaked in salt, impurities are introduced, and a pattern is formed by photolithography. At this time, as shown in the figure, since the side surface of the first polysilicon film 4' is tapered, it is possible to reduce the etching residue when the second polysilicon film 7 is etched. Become.
しかる後、図には示していないが拡散層、中間絶縁膜、
配線用金属パターンおよび保護用酸化膜を公知の技術に
より形成し、ＭＯ８半導体装置を完成する。After that, although not shown in the figure, a diffusion layer, an intermediate insulating film,
A metal pattern for wiring and a protective oxide film are formed using known techniques to complete the MO8 semiconductor device.
（発明の効果）
以上詳細に説明したように、この発明の方法によれば、
窒化膜上に形成されたポリシリコンパターンの低温酸化
と、そ、れにより形成された絶縁物の除去という簡単な
方法で、ポリシリコンパターンの側面をテーパーとする
ことができる。また、この方法によれば、ウェハ内およ
びウェハ間で均一性よくポリシリコンパターン側面をテ
ーパー面とすることができる。(Effect of the invention) As explained in detail above, according to the method of this invention,
The sides of the polysilicon pattern can be tapered by a simple method of low-temperature oxidation of the polysilicon pattern formed on the nitride film and removal of the insulator formed thereby. Further, according to this method, the side surfaces of the polysilicon patterns can be tapered with good uniformity within a wafer and between wafers.
（図 面）
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図である。
１・・・シリコン単結晶半導体基板、２・・・第１のゲ
ート酸化膜、３・・・シリコン窒化膜、４，４′・・・
第１のポリシリコン膜、５・・・ポリシリコン酸化膜。
代理人弁理士 菊 池 弘 、、−１・
−ニニ 。(Drawings) FIG. 1 is a process sectional view showing an embodiment of the method for manufacturing a semiconductor device of the present invention. DESCRIPTION OF SYMBOLS 1... Silicon single crystal semiconductor substrate, 2... First gate oxide film, 3... Silicon nitride film, 4, 4'...
First polysilicon film, 5... polysilicon oxide film. Representative Patent Attorney Hiroshi Kikuchi,,-1・
-Nini.
Claims (1)
その窒化膜上にポリシリコンパターンを形成する工程と
、 （ｃ）そのポリシリコンパターンの表層を低温酸化によ
り絶縁物とすることにより、残存ポリシリコンの側面を
テーパーとする工程と、 （ｄ）その後、前記絶縁物を除去する工程とを具備して
なる半導体装置の製造方法。[Claims] (a) A step of forming a nitride film on a semiconductor substrate; (b)
a step of forming a polysilicon pattern on the nitride film; (c) a step of tapering the side surface of the remaining polysilicon by making the surface layer of the polysilicon pattern into an insulator by low-temperature oxidation; and (d) after that. , a step of removing the insulator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21926185A JPS6279625A (en) | 1985-10-03 | 1985-10-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21926185A JPS6279625A (en) | 1985-10-03 | 1985-10-03 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279625A true JPS6279625A (en) | 1987-04-13 |
Family
ID=16732749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21926185A Pending JPS6279625A (en) | 1985-10-03 | 1985-10-03 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279625A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393683A (en) * | 1992-05-26 | 1995-02-28 | Micron Technology, Inc. | Method of making semiconductor devices having two-layer gate structure |
| US7459758B2 (en) * | 1993-11-30 | 2008-12-02 | Stmicroelectronics, Inc. | Transistor structure and method for making same |
-
1985
- 1985-10-03 JP JP21926185A patent/JPS6279625A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393683A (en) * | 1992-05-26 | 1995-02-28 | Micron Technology, Inc. | Method of making semiconductor devices having two-layer gate structure |
| US7459758B2 (en) * | 1993-11-30 | 2008-12-02 | Stmicroelectronics, Inc. | Transistor structure and method for making same |
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