JPS6258499A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPS6258499A JPS6258499A JP60197840A JP19784085A JPS6258499A JP S6258499 A JPS6258499 A JP S6258499A JP 60197840 A JP60197840 A JP 60197840A JP 19784085 A JP19784085 A JP 19784085A JP S6258499 A JPS6258499 A JP S6258499A
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- 230000015654 memory Effects 0.000 title claims description 82
- 238000012360 testing method Methods 0.000 title claims description 28
- 230000006870 function Effects 0.000 description 6
- 230000006386 memory function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリ試験装置に係り、特に２以上のメモリ機
能を持った高機能メモリの試験に好適なメモリ試験装置
に関する。
能を持った高機能メモリの試験に好適なメモリ試験装置
に関する。
ＬＳＩメモリは２５６にビット、１Ｍビット等の大容量
化、高速動作の為のニブルモード、ビデオＲＡＭにおけ
る２ポート構成による高機能化など、多種多様に発展し
ている。
化、高速動作の為のニブルモード、ビデオＲＡＭにおけ
る２ポート構成による高機能化など、多種多様に発展し
ている。
半導体メモリの試験パターンとしてはマーチングやギヤ
ロッピングといったものが良く知られており、これらは
アルゴリズミックパターン発生器を用いて発生される。
ロッピングといったものが良く知られており、これらは
アルゴリズミックパターン発生器を用いて発生される。
しかし、メモリＩＣの高機能化の進展にともない第３図
に示すように、２種類のメモリ機能が同一チップに収納
されるようになり、メモリＢをシフトレジスタで構成し
たものがビデオＲＡＭと呼ばれ画像処理用として利用さ
れているものである。これは、大容量の画像データをメ
モリＡのアドレス６、及び入出力データ７゜１０を通じ
て読み書きする一方、ＣＲＴへのディスプレイデータは
信号線４を介してメモリＡよりメモリＢへ転送され、Ｃ
ＲＴのディスプレイ速度に同期した高速度で読み出され
ることとなる。そして、メモリＢの読み出し中にはメモ
リＡによって独立にデータがアクセスされる。このよう
なメモリ機能はメモリテスタに対し、メモリＡ、Ｂの独
立試験とともにメモリＡ、Ｂ間のデータ転送機能がチェ
ックできることを求めている。すなわち、アルゴリズミ
ックに書込まれたメモリＡのデータをそのカラム単位、
あるいは、ロ一単位にメモリ（シフトレジスタ）Ｂに転
送し出力データＤＯＢ１１より順次読出すと、その読出
されたデータの前後関係はもはやアルゴリズミックでは
ないため、従来方式のメモリテスタでは良否判定用の期
待値データを発生できないことが分かる。更に、大容量
・低速メモリＡと小容量・高速メモリ（レジスタ）Ｂは
互いに動作速度が異なり、しかも、メモリＡ、Ｂ間での
データ転送時のみ同期をとらねばならない問題があった
。
に示すように、２種類のメモリ機能が同一チップに収納
されるようになり、メモリＢをシフトレジスタで構成し
たものがビデオＲＡＭと呼ばれ画像処理用として利用さ
れているものである。これは、大容量の画像データをメ
モリＡのアドレス６、及び入出力データ７゜１０を通じ
て読み書きする一方、ＣＲＴへのディスプレイデータは
信号線４を介してメモリＡよりメモリＢへ転送され、Ｃ
ＲＴのディスプレイ速度に同期した高速度で読み出され
ることとなる。そして、メモリＢの読み出し中にはメモ
リＡによって独立にデータがアクセスされる。このよう
なメモリ機能はメモリテスタに対し、メモリＡ、Ｂの独
立試験とともにメモリＡ、Ｂ間のデータ転送機能がチェ
ックできることを求めている。すなわち、アルゴリズミ
ックに書込まれたメモリＡのデータをそのカラム単位、
あるいは、ロ一単位にメモリ（シフトレジスタ）Ｂに転
送し出力データＤＯＢ１１より順次読出すと、その読出
されたデータの前後関係はもはやアルゴリズミックでは
ないため、従来方式のメモリテスタでは良否判定用の期
待値データを発生できないことが分かる。更に、大容量
・低速メモリＡと小容量・高速メモリ（レジスタ）Ｂは
互いに動作速度が異なり、しかも、メモリＡ、Ｂ間での
データ転送時のみ同期をとらねばならない問題があった
。
尚、この種の装置として関連するものには、「テスティ
ング・ア・ ３１７にビット・ハイ・スピード・ビデオ
・メモリ・ウィズ・ア・ＶＬＳＩ・テストシステム（Ｔ
ｔ！５ＴＩＮＧ Ａ ３１７Ｋ ＢＩＴ ＨＩＧＨ５Ｐ
ＩＥＥＤ ＶＩＤｔ！０）ＩＥＭＯＲＹ ＷＩＴＨＡ
ＶＳＬＩ ＴＥＳＴＳＹＳＴＥＭ） Ｊ （１９８４Ｉ
ＴＣ，Ｐ。
ング・ア・ ３１７にビット・ハイ・スピード・ビデオ
・メモリ・ウィズ・ア・ＶＬＳＩ・テストシステム（Ｔ
ｔ！５ＴＩＮＧ Ａ ３１７Ｋ ＢＩＴ ＨＩＧＨ５Ｐ
ＩＥＥＤ ＶＩＤｔ！０）ＩＥＭＯＲＹ ＷＩＴＨＡ
ＶＳＬＩ ＴＥＳＴＳＹＳＴＥＭ） Ｊ （１９８４Ｉ
ＴＣ，Ｐ。
２９４〜２９９）がある。この例は、ＣＣＤメモリが対
象であり、本願発明と直接間り合わない。ビデオメモリ
のテスト方法について僅かであるが述べているが、テス
トシステムの構成については触れていない。
象であり、本願発明と直接間り合わない。ビデオメモリ
のテスト方法について僅かであるが述べているが、テス
トシステムの構成については触れていない。
更に、「テレビやＶＴＲのフィールド・メモリ用３２０
行×７００列構成の画像専用直列入出力型ダイナミック
・メモリ」（日経エレクトロニクス、１９８５年２月１
１日号）がある。これは、ビデオメモリの論文であるが
、テストシステムの構成は述べられていない。
行×７００列構成の画像専用直列入出力型ダイナミック
・メモリ」（日経エレクトロニクス、１９８５年２月１
１日号）がある。これは、ビデオメモリの論文であるが
、テストシステムの構成は述べられていない。
本発明の目的は、ビデオＲＡＭ等の高機能メモリの試験
を可能にしたメモリ試験装置を提供することにある。
を可能にしたメモリ試験装置を提供することにある。
本発明は、被試験メモリＡと同容量の高速メモリを補助
パターン発生器として設け、テスト中において常被試験
メモリＡと同一内容を保存し、メモリＡからメモリ （
レジスタ）Ｂに転送される部分と補助パターン発生器内
の高速メモリの同一部分の各々から読出してメモリＢの
期待とするようにしたものである。
パターン発生器として設け、テスト中において常被試験
メモリＡと同一内容を保存し、メモリＡからメモリ （
レジスタ）Ｂに転送される部分と補助パターン発生器内
の高速メモリの同一部分の各々から読出してメモリＢの
期待とするようにしたものである。
以下、本発明の一実施例を第１図により説明する。
第２図においては、補助パターン発生器１６と、該発生
器１６を制御する為の第２のタイミング発生器１４を従
来装置に加えることによって本実施例を構成した例が示
されている。被試験メモリ１はメモリＢがシフトレジス
タで構成されたビデオＲＡＭ機能を持ったもの（例えば
、複数組の記憶機能や論理機能を有し、各々独立に或い
は相互間でのデータ転送機能を有するもの）として述べ
る。本実施例では、補助パターン発生器１６や第２のタ
イミング発生器（Ｂ） １４を制御するため、パターン
発生器１５は、専用の制御線３０を出力し、補助パター
ン発生器１６からの一連の期待値（Ｂ）２５の発生が完
了した事を知らせる発生終了信号２９を受付けるように
なっている。以下、各部の動作について述べる。
器１６を制御する為の第２のタイミング発生器１４を従
来装置に加えることによって本実施例を構成した例が示
されている。被試験メモリ１はメモリＢがシフトレジス
タで構成されたビデオＲＡＭ機能を持ったもの（例えば
、複数組の記憶機能や論理機能を有し、各々独立に或い
は相互間でのデータ転送機能を有するもの）として述べ
る。本実施例では、補助パターン発生器１６や第２のタ
イミング発生器（Ｂ） １４を制御するため、パターン
発生器１５は、専用の制御線３０を出力し、補助パター
ン発生器１６からの一連の期待値（Ｂ）２５の発生が完
了した事を知らせる発生終了信号２９を受付けるように
なっている。以下、各部の動作について述べる。
パターン発生器１５は従来のメモリテスタと同一の考え
方によって構成され、本実施例の装置構成においては全
体の動きを制御するマスク的役割を持ったものである。
方によって構成され、本実施例の装置構成においては全
体の動きを制御するマスク的役割を持ったものである。
制御データ３１番こより被試験メモリ （以下ＭＵＴと
略す）１内のメモリＡをテストするためのクロックＡを
タイミング発生器（Ａ）１３より入力し、テストプログ
ラムの実行にともなって、アドレス６、入力データ７、
メモリＡに対する制御信号５、メモリＡからの読出しデ
ータと比較する期待値（Ａ）２４ 、ＭＵＴ全体を制御
する制？１ｌｖＡ８、およびシフトレジスタ３の動作タ
イミングを決定し、これをスタート或いは停止させる制
御信号３０を出力する。
略す）１内のメモリＡをテストするためのクロックＡを
タイミング発生器（Ａ）１３より入力し、テストプログ
ラムの実行にともなって、アドレス６、入力データ７、
メモリＡに対する制御信号５、メモリＡからの読出しデ
ータと比較する期待値（Ａ）２４ 、ＭＵＴ全体を制御
する制？１ｌｖＡ８、およびシフトレジスタ３の動作タ
イミングを決定し、これをスタート或いは停止させる制
御信号３０を出力する。
補助パターン発生器１６は、パターン発生器１５によっ
てＭＵＴＩのメモリＡにデータが書込まれ、制御線８に
よりメモリＡよりシフトレジスタ３にデータが転送され
た後、シフトレジスタから読出されるそのタイミングに
同期して期待値（Ｂ） ２５を発生する。この制御は、
ＭＵＴｌへの制御ｖＡ８を用いて行われるが、もちろん
、専用の制御線を設けることも考えられる。このときの
読出し速度など、タイミングはタイミング発生器（Ｂ）
１４より与えられる。ＭＵＴのシフトレジスタはメモリ
Ａのカラム又はロー側の列対応となっていることが予想
される有限長のため、シフト動作完了の判断を行うこと
が必要となり、これを補助パターン発生器１６内で行っ
ている。これは発生終了信号２９としてパターン発生器
１５及びタイミング発生器（Ｂ） １４に送られ、ＭＵ
Ｔシフトクロックとなる制御線（Ｂ）９を止めるととも
にパターン発生器１５に対し一連のシフト動作完了を知
らせる。したがって、パターン発生器１５ではこの発生
終了信号２９が入力される迄ＭＵＴ１のメモリＡに対す
るテストを並行して行うことが可能となる。
てＭＵＴＩのメモリＡにデータが書込まれ、制御線８に
よりメモリＡよりシフトレジスタ３にデータが転送され
た後、シフトレジスタから読出されるそのタイミングに
同期して期待値（Ｂ） ２５を発生する。この制御は、
ＭＵＴｌへの制御ｖＡ８を用いて行われるが、もちろん
、専用の制御線を設けることも考えられる。このときの
読出し速度など、タイミングはタイミング発生器（Ｂ）
１４より与えられる。ＭＵＴのシフトレジスタはメモリ
Ａのカラム又はロー側の列対応となっていることが予想
される有限長のため、シフト動作完了の判断を行うこと
が必要となり、これを補助パターン発生器１６内で行っ
ている。これは発生終了信号２９としてパターン発生器
１５及びタイミング発生器（Ｂ） １４に送られ、ＭＵ
Ｔシフトクロックとなる制御線（Ｂ）９を止めるととも
にパターン発生器１５に対し一連のシフト動作完了を知
らせる。したがって、パターン発生器１５ではこの発生
終了信号２９が入力される迄ＭＵＴ１のメモリＡに対す
るテストを並行して行うことが可能となる。
比較器１７、フェイルメモリ２０は、ＭＵＴｌであるビ
デオＲＡＭの出力がＤＯＡＩＯ，ＤＯＢＩＩの２ポート
構成のため各々、比較器（Ａ） １８． （Ｂ） １９
およびフェイルメモリ（Ａ） ２１ 、 （Ｂ） ２２
と分離して示したものである。比較器（Ａ）１８及びフ
ェイルメモリ（Ａ）２１は、ＭＵＴｌのメモリＡに対応
する従来のメモリテスタで用意されているものである。
デオＲＡＭの出力がＤＯＡＩＯ，ＤＯＢＩＩの２ポート
構成のため各々、比較器（Ａ） １８． （Ｂ） １９
およびフェイルメモリ（Ａ） ２１ 、 （Ｂ） ２２
と分離して示したものである。比較器（Ａ）１８及びフ
ェイルメモリ（Ａ）２１は、ＭＵＴｌのメモリＡに対応
する従来のメモリテスタで用意されているものである。
比較器（Ｂ）１９、フェイルメモリ（Ｂ） ２２はＭ
Ｕ Ｔ ｌのシフトレジスタ出力ＤＯＢＩＩを比較判定
するために設けられているものである。フェイルメモリ
（Ｂ）２２は補助パターン発生器１６からのフェイルメ
モリアドレス（Ｂ）２６にしたがって比較器（Ｂ）１７
がらの不良判定結果が書込まれる。
Ｕ Ｔ ｌのシフトレジスタ出力ＤＯＢＩＩを比較判定
するために設けられているものである。フェイルメモリ
（Ｂ）２２は補助パターン発生器１６からのフェイルメ
モリアドレス（Ｂ）２６にしたがって比較器（Ｂ）１７
がらの不良判定結果が書込まれる。
以上述べた各部のレジスタや制御用に用意された制御メ
モリへの初期データの書込みや、各種実行制御は、各々
に接続されたＣＰＵ制御線３２を通じてＣＰＵ２３によ
り制御される。
モリへの初期データの書込みや、各種実行制御は、各々
に接続されたＣＰＵ制御線３２を通じてＣＰＵ２３によ
り制御される。
第２図は上述した第１図の補助パターン発生器１６の一
実施例を示したものである。本図への入出力線は全て第
１図で用いた入力線と名称や機能を一致させたので重複
する説明は省略する。ただし、アドレスについては、通
常、２次元ＭＵＴを扱うことからパターン発生器出力は
Ｘ、Ｙに分けている。
実施例を示したものである。本図への入出力線は全て第
１図で用いた入力線と名称や機能を一致させたので重複
する説明は省略する。ただし、アドレスについては、通
常、２次元ＭＵＴを扱うことからパターン発生器出力は
Ｘ、Ｙに分けている。
これにともないフェイルメモリアドレス（Ｂ） ２６や
発生終了信号２９もＸ、Ｙ対応に分けている。
発生終了信号２９もＸ、Ｙ対応に分けている。
第３図において、ＭＵＴであるビデオＲＡＭＩでは、メ
モリＡ２内のデータをカラム又はロ一単位でシフトレジ
スタに並列転送し、シフトクロック入力（第１図制御線
９）によりデータをシフト出力する。第２図に示した補
助パターン発生器１６は、メモリＡと同一内容となるよ
う常にデータの書替えを行い、シフト出力動作時にはこ
れと同一データが直ちに出力できるメモリ構成となって
いる。
モリＡ２内のデータをカラム又はロ一単位でシフトレジ
スタに並列転送し、シフトクロック入力（第１図制御線
９）によりデータをシフト出力する。第２図に示した補
助パターン発生器１６は、メモリＡと同一内容となるよ
う常にデータの書替えを行い、シフト出力動作時にはこ
れと同一データが直ちに出力できるメモリ構成となって
いる。
パターンメモリ１〜ｎはＭＵＴのシフト動作に対応可能
な高速性とＹアドレスに応じた容量を持ったメモリをＸ
アドレス６に応じた個数（ｎ個）を設けたものである。
な高速性とＹアドレスに応じた容量を持ったメモリをＸ
アドレス６に応じた個数（ｎ個）を設けたものである。
プリセットダウンカウンタ３９．４０はＭＵＴがシフト
動作する際、パターンメモリにクロック入力だけで疑似
的なシフト動作を行わせる。該カウンタ３９，４０のプ
リセット入力データは各々Ｘ、Ｙアドレス６であり、シ
フト動作の開始アドレスをプリセントする。この開始ア
ドレスの設定はパターン発生器（第１図に示したパター
ン発生器１５）の制御線８により行われ、その後、制御
線（Ｂ）９によりカウントダウンされる。マルチプレク
サ３７．３８はＭＵＴのメモリＢが本実施例のようなシ
フトレジスタでは該カウンタ３９，４０の出力を支持し
、また、ＲＡＭであれば直接アドレスを指定することが
必要となるためＸ、Ｙアドレス６を各々選択できるよう
設けたものである。
動作する際、パターンメモリにクロック入力だけで疑似
的なシフト動作を行わせる。該カウンタ３９，４０のプ
リセット入力データは各々Ｘ、Ｙアドレス６であり、シ
フト動作の開始アドレスをプリセントする。この開始ア
ドレスの設定はパターン発生器（第１図に示したパター
ン発生器１５）の制御線８により行われ、その後、制御
線（Ｂ）９によりカウントダウンされる。マルチプレク
サ３７．３８はＭＵＴのメモリＢが本実施例のようなシ
フトレジスタでは該カウンタ３９，４０の出力を支持し
、また、ＲＡＭであれば直接アドレスを指定することが
必要となるためＸ、Ｙアドレス６を各々選択できるよう
設けたものである。
デコーダ３６はＸアドレス６又はプリセットダウンカウ
ンタ３９からのデータをデコードし、パターンメモリ１
〜ｎを選択する。以上の構成により、Ｘ側もしくはＹ側
の任意のアドレスを固定し、残りの軸をスキャン出力動
作が可能となっている。フェイルメモリアドレス（＋３
）２６はマルチプレクサ３７゜３８の出力としており、
発生終了信号２９はＸ側、Ｙ側各々独立にあり、パター
ン発生器１５、タイミング発生器（Ｂ）１４の内部で選
択あるは組合わせにより制御信号として使用する。
ンタ３９からのデータをデコードし、パターンメモリ１
〜ｎを選択する。以上の構成により、Ｘ側もしくはＹ側
の任意のアドレスを固定し、残りの軸をスキャン出力動
作が可能となっている。フェイルメモリアドレス（＋３
）２６はマルチプレクサ３７゜３８の出力としており、
発生終了信号２９はＸ側、Ｙ側各々独立にあり、パター
ン発生器１５、タイミング発生器（Ｂ）１４の内部で選
択あるは組合わせにより制御信号として使用する。
なお、マルチプレクサの制御入力は、ＭＵＴ内部構成に
より試験開始前にＣＰＵ制御３２を通じて設定される。
より試験開始前にＣＰＵ制御３２を通じて設定される。
一方、期待値Ｂの読出し方が、ＸまたはＹアドレスのθ
番地をまたがる場合にはプリセットダウンカウンタの代
りにカウンタとスキャン終了アドレス設定レジスタおよ
びその両者の出力データ比較器を設けることにより対応
が可能となる。ハード構成量は増えるが、この方法は本
実施例の使い方をカバーすることが可能である。
番地をまたがる場合にはプリセットダウンカウンタの代
りにカウンタとスキャン終了アドレス設定レジスタおよ
びその両者の出力データ比較器を設けることにより対応
が可能となる。ハード構成量は増えるが、この方法は本
実施例の使い方をカバーすることが可能である。
本実施例では触れなかったが、メモリＢが入力機能を有
しているときには、第２図の期待値（Ｂ）２５をメモリ
Ｂのその入力相当部分に接続することにより対応が可能
となる。
しているときには、第２図の期待値（Ｂ）２５をメモリ
Ｂのその入力相当部分に接続することにより対応が可能
となる。
本実施例によれば、具体的に次のような利点が得られる
。
。
（１）マスクのパターン発生器のアルゴリズミックパタ
ーンプログラムを記述するだけで全ての期待値データが
生成され、テスト前に期待値データを作っておく必要が
なく、ハードウェアからの制約を受けずフレキシビリテ
ィの高いメモリ試験が可能。
ーンプログラムを記述するだけで全ての期待値データが
生成され、テスト前に期待値データを作っておく必要が
なく、ハードウェアからの制約を受けずフレキシビリテ
ィの高いメモリ試験が可能。
（２） ＭＵＴ容量分のパターンメモリを有するため
、今後のメモリの高機能化に対しても自由度が極めて高
いものが得られる。
、今後のメモリの高機能化に対しても自由度が極めて高
いものが得られる。
（３） スキャン方向はカラム、ローどちら側でも可
能であり、その組合わせも可能でありＭＵＴの高機能化
に対応可能。
能であり、その組合わせも可能でありＭＵＴの高機能化
に対応可能。
本発明によれば２組以上のメモリ機能を持った高機能メ
モリに対し、各々、独立に、あるいは、同期した動作で
の試験が容易に行える。
モリに対し、各々、独立に、あるいは、同期した動作で
の試験が容易に行える。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した補助パターン発生器１６の詳細ブロック
図、第３図は高機能メモリの構成例を示すブロック図で
ある。 １・・・被試験メモリ、２・・・メモリＡ、３・・・メ
モリＢ、１３、１４・・・タイミング発生器、１５・・
・パターン発生器、１６・・・補助パターン発生器、１
８．１９・・・比較器、２１゜２２・・・フェイルメモ
リ、２３・・・ＣＰ Ｕ、 ３３，３４．３５・・・パ
ターンメモリ、３６・・・デコーダ、３７．３８・・・
マルチプレクサ、３９．４０・・・プリセットカウンタ
。 代理人 弁理士 秋 本 正 実 弟 １ 図 ン
第１図に示した補助パターン発生器１６の詳細ブロック
図、第３図は高機能メモリの構成例を示すブロック図で
ある。 １・・・被試験メモリ、２・・・メモリＡ、３・・・メ
モリＢ、１３、１４・・・タイミング発生器、１５・・
・パターン発生器、１６・・・補助パターン発生器、１
８．１９・・・比較器、２１゜２２・・・フェイルメモ
リ、２３・・・ＣＰ Ｕ、 ３３，３４．３５・・・パ
ターンメモリ、３６・・・デコーダ、３７．３８・・・
マルチプレクサ、３９．４０・・・プリセットカウンタ
。 代理人 弁理士 秋 本 正 実 弟 １ 図 ン
Claims (1)
- パターン発生器によって発生した試験用アルゴリズミッ
クパターンに従って被試験メモリの複数のブロックへデ
ータを書込み、該各々のブロックより読出したデータと
期待値とを比較し、その結果を他のメモリへ格納するメ
モリ試験装置において、前記パターン発生器より出力さ
れる前記アルゴリズミックパターンを記憶し、該パター
ンを所定のタイミングによって前記メモリブロックの少
なくとも１つに対する期待値として出力する補助パター
ン発生器を設けたことを特徴とするメモリ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197840A JPS6258499A (ja) | 1985-09-09 | 1985-09-09 | メモリ試験装置 |
| EP86110848A EP0218830B1 (en) | 1985-09-09 | 1986-08-06 | A memory test apparatus |
| DE8686110848T DE3685078D1 (de) | 1985-09-09 | 1986-08-06 | Speicherpruefgeraet. |
| US06/895,846 US4788684A (en) | 1985-09-09 | 1986-08-12 | Memory test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197840A JPS6258499A (ja) | 1985-09-09 | 1985-09-09 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258499A true JPS6258499A (ja) | 1987-03-14 |
Family
ID=16381212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197840A Pending JPS6258499A (ja) | 1985-09-09 | 1985-09-09 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258499A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870174A (ja) * | 1981-09-29 | 1983-04-26 | Fujitsu Ltd | 半導体ｉｃメモリのテスト方式 |
-
1985
- 1985-09-09 JP JP60197840A patent/JPS6258499A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870174A (ja) * | 1981-09-29 | 1983-04-26 | Fujitsu Ltd | 半導体ｉｃメモリのテスト方式 |
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