JPS625449A - Debug system for information processor - Google Patents
Debug system for information processorInfo
- Publication number
- JPS625449A JPS625449A JP60145037A JP14503785A JPS625449A JP S625449 A JPS625449 A JP S625449A JP 60145037 A JP60145037 A JP 60145037A JP 14503785 A JP14503785 A JP 14503785A JP S625449 A JPS625449 A JP S625449A
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- JP
- Japan
- Prior art keywords
- program
- address
- match
- stop
- count
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- Pending
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- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置におけるデバッグ方式に関し、
特にプロゲラ１１７ド１／スの一致によるデバッグ方式
に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a debugging method in an information processing device,
In particular, the present invention relates to a debugging method based on a match between Progera 117 and 1/S.
従来、この種の情報処理装置のデバッグ方式では、プロ
グラムの実行アドレスが予め設定された値と一致Ｉ７た
場合に情報処理装置で実行中のプログラムを停止トする
ようにな−〕ていた。Conventionally, in a debugging method for this type of information processing apparatus, the program being executed in the information processing apparatus is stopped when the execution address of the program matches a preset value I7.
Ｌ述した従来のデバッグ方式では、複数回該当するブ１
コグラムが実行される場合には一番最初のケースでのみ
プログラムの停止ができるだけで二回［１以鋒のケース
ではプログラムを停止で、きないという欠ｆ気があった
。In the conventional debugging method described above, the corresponding block 1 is
When a cogram is executed, the program can only be stopped in the first case, and the program cannot be stopped twice in the first case.
本発明は、プログラムの実行アドレスが予め設定された
値と一致する回数を予め設定しておくことにより、プロ
グラムの実行アドレスが設定値とｎ回目に一致したとき
でもプログラムの実行を停止できるようにしたものであ
る。The present invention makes it possible to stop program execution even when the program execution address matches the set value for the nth time by setting in advance the number of times the program execution address matches a preset value. This is what I did.
すなわち、本発明の情報処理装置のデバッグ方式は、情
報処理装置に実行中のプログラムの停止を指示するため
のプログラムアドレスを保持するプログラム停止アドレ
スレジスタと、プログラム停止アドレスレジスタにプロ
グラムのアドレスを設定するプログラム停止アドレス設
定手段と、プログラム停止アドレスレジスタに保持され
ているプログラムのアドレスと実行中のプログラムのア
ドレスの一致を検出すると、一致信号を出力する一致回
路と、一致回数を保持する一致回数設定手段と、一致回
数設定手段に一致回数を設定する一致回数設定手段と、
一致回路の一致信号の出力回数が、一致回数設定手段で
保持されている一致回数と一致するとプログラムの実行
を停止する手段にプログラムの実行の停止を指示する手
段を有している。That is, the debugging method for an information processing device of the present invention includes a program stop address register that holds a program address for instructing the information processing device to stop a program being executed, and a program address set in the program stop address register. a program stop address setting means; a match circuit that outputs a match signal when a match between the program address held in the program stop address register and the address of the program being executed is detected; and a match count setting means that holds the number of matches. and a match count setting means for setting a match count in the match count setting means;
The apparatus includes means for instructing the means for stopping program execution to stop execution of the program when the number of times the match signal is output from the match circuit matches the number of matches held by the number of match setting means.
次に、本発明の実施例について、図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の情報処理装置のデバッグ方式の一実
施例のブロック図である。FIG. 1 is a block diagram of an embodiment of a debugging method for an information processing apparatus according to the present invention.
通常のプログラムの実行は、主記憶装置ｌから命令カウ
ントレジスタ９で示されるアドレスの命令をフェッチし
、命令レジスタ５に格納後、制御回路３が起動されて、
命令の解釈、実行制御を行なう、オペランドのフェッチ
あるいは結果のストア用にアドレスアダー６で一演算さ
れた結果をアドレスレジスタ７に一時保持して、主記憶
装置ｌに要求を出す、フェッチデータは信号線１０１を
通じて伝達され、ストアデータはデータレジスタ８を経
由して主記憶装置１に送られる。演算回路２は、制御回
路３により制御されて、各種命令に従った演算を実施す
る。In normal program execution, the instruction at the address indicated by the instruction count register 9 is fetched from the main memory l, and after storing it in the instruction register 5, the control circuit 3 is activated.
Interprets instructions and controls execution, temporarily holds the result of one operation in the address register 7 in the address register 7 for fetching operands or storing results, and issues a request to the main memory 1. Fetch data is sent to the signal The stored data is transmitted via line 101 and sent to main memory 1 via data register 8. The arithmetic circuit 2 is controlled by the control circuit 3 and performs arithmetic operations according to various instructions.
プログラム停止アドレスレジスタ１０には、ソフトウェ
ア命令により、主記憶装置１からフェッチしたきたプロ
グラムの実行の停止を指示するプログラムアドレスが設
定される。カウンタ１２に−は、ソフトウェア命令によ
り、主記憶装置ｌからフェッチしてきた一致回数−１の
値が設定される。In the program stop address register 10, a program address that instructs to stop the execution of the program fetched from the main storage device 1 is set by a software instruction. In the counter 12, a value of -1, which is the number of matches fetched from the main storage device l, is set by a software instruction.
一致回路１１は命令カウントレジスタ９の出力とプログ
ラム停止アドレスレジスタ１０の出力の一致を検出する
と一致信号を出力して、信号線１１０を通じてカウンタ
１２のカウントダウンを指示する。カウンタ１２の値が
Ｏなって後、もう一度一致信号が出力されるとカウンタ
１２からポローの信号が出力され、信号線１１１を通じ
て、プログラム停止割込要求フリップフロップ１３が設
定され、制御回路３のプログラム停止回路が働き、プロ
グラムの実行が停止される。プログラム停止後の情報採
取は、保持盤あるいはサービスプロセッサから実施され
る。When the match circuit 11 detects a match between the output of the instruction count register 9 and the output of the program stop address register 10, it outputs a match signal and instructs the counter 12 to count down through the signal line 110. After the value of the counter 12 reaches O, when a match signal is output again, a pollo signal is output from the counter 12, and the program stop interrupt request flip-flop 13 is set through the signal line 111. The stop circuit is activated and the execution of the program is stopped. Information is collected from the holding board or service processor after the program is stopped.
なお、第１図の一点鎖線内の回路４は命令データフェッ
チ／ストア回路である。Note that the circuit 4 within the dashed line in FIG. 1 is an instruction data fetch/store circuit.
以上説明したように本発明は、プログラムのアドレス一
致信号がｎ回発生した場合にプログラムの実行を停止さ
せることにより、ｎ回目のプログラムアドレス一致時の
ソフトビジプル情報が採取できるため、デバッグ効率が
向上するという効果がある。As explained above, in the present invention, by stopping program execution when a program address match signal is generated n times, it is possible to collect soft visible pull information at the nth program address match, thereby improving debugging efficiency. It has the effect of improving.
第１図は、本発明の情報処理装置のデバッグ方式の実施
例のブロック図である。
１・・・主記憶装置、 ２・・・演算回路、３・・・
制御回路、
４・・・命令データフェッチ／ストア回路、５・・・命
令レジスタ、 ６・・・アドレスアダー。
７・・・アドレスレジスタ、
８・・・データレジスタ、
９・・・命令カウントレジスタ、FIG. 1 is a block diagram of an embodiment of a debugging method for an information processing apparatus according to the present invention. 1... Main memory device, 2... Arithmetic circuit, 3...
Control circuit, 4... Instruction data fetch/store circuit, 5... Instruction register, 6... Address adder. 7...Address register, 8...Data register, 9...Instruction count register,
Claims (1)
る情報処理装置において、 該情報処理装置上で実行中のプログラムを停止させるた
めのプログラムのアドレスを保持するプログラム停止ア
ドレスレジスタと、 前記プログラム停止アドレスレジスタにプログラムのア
ドレスを設定するプログラム停止アドレス設定手段と、 プログラム停止アドレスレジスタに保持されているプロ
グラムのアドレスと実行中のプログラムのアドレスの一
致を検出すると、一致信号を出力する一致回路と、 一致回数を保持する一致回数保持手段と、 前記一致回数保持手段に一致回数を設定する一致回数設
定手段と、 前記一致回路の一致信号の出力回数が、前記一致回数保
持手段に保持されている一致回数と一致すると前記プロ
グラム停止手段にプログラムの実行の停止を指示する手
段を有することを特徴とする情報処理装置のデバッグ方
式。[Scope of Claims] An information processing device having a program stopping means for stopping execution of a program, comprising: a program stop address register that holds an address of a program for stopping a program being executed on the information processing device; A program stop address setting means for setting a program address in a program stop address register, and a match circuit that outputs a match signal when a match between the program address held in the program stop address register and the address of the program being executed is detected. and a match count holding means for holding a match count; a match count setting means for setting a match count in the match count holding means; and a match count holding means holding the match signal output count of the match circuit. 1. A debugging method for an information processing apparatus, comprising means for instructing said program stopping means to stop execution of a program when the number of matches matches a certain number of matches.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145037A JPS625449A (en) | 1985-07-01 | 1985-07-01 | Debug system for information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145037A JPS625449A (en) | 1985-07-01 | 1985-07-01 | Debug system for information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625449A true JPS625449A (en) | 1987-01-12 |
Family
ID=15375938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145037A Pending JPS625449A (en) | 1985-07-01 | 1985-07-01 | Debug system for information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625449A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026443A (en) * | 1973-07-06 | 1975-03-19 | ||
| JPS5264241A (en) * | 1975-11-22 | 1977-05-27 | Hitachi Ltd | Information processing unit |
| JPS5391644A (en) * | 1977-01-24 | 1978-08-11 | Nec Corp | Interrupt circuit for program execution |
-
1985
- 1985-07-01 JP JP60145037A patent/JPS625449A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026443A (en) * | 1973-07-06 | 1975-03-19 | ||
| JPS5264241A (en) * | 1975-11-22 | 1977-05-27 | Hitachi Ltd | Information processing unit |
| JPS5391644A (en) * | 1977-01-24 | 1978-08-11 | Nec Corp | Interrupt circuit for program execution |
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