JPS6254315A - 電源制御方式 - Google Patents
電源制御方式Info
- Publication number
- JPS6254315A JPS6254315A JP60193457A JP19345785A JPS6254315A JP S6254315 A JPS6254315 A JP S6254315A JP 60193457 A JP60193457 A JP 60193457A JP 19345785 A JP19345785 A JP 19345785A JP S6254315 A JPS6254315 A JP S6254315A
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- Japan
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- power supply
- supply control
- control device
- power
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- 230000005540 biological transmission Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置の電源制御方式に関する。
特に、電源投入および電源切断を指示するインタフェー
ス方式に関する。
ス方式に関する。
本発明は、投入・切断指令信号を有する二台の第一電源
制御装置からの指令に基づいて第一電源制御装置が動作
する電源制御方式において、第二電源制御装置相互間の
通知に基づいて、第二電源制御装置の一方が自装置に接
続された専用線路に指令中は、他方の第二電源制御装置
から自装置に接続された専用線路を介して第一電源制御
装置への指令送出を不能にすることにより、二つの第二
電源制御装置からの指令が同時に発令されないように相
互鎖錠することができるようにしたものである。
制御装置からの指令に基づいて第一電源制御装置が動作
する電源制御方式において、第二電源制御装置相互間の
通知に基づいて、第二電源制御装置の一方が自装置に接
続された専用線路に指令中は、他方の第二電源制御装置
から自装置に接続された専用線路を介して第一電源制御
装置への指令送出を不能にすることにより、二つの第二
電源制御装置からの指令が同時に発令されないように相
互鎖錠することができるようにしたものである。
従来例電源制御系統では、第４図に示すように、電源制
御装置１は電源制御インタフェース１１を介して被電源
制御装置３−１〜３−ｎに電源投入指示および電源切断
指示のデータ転送を行う。
御装置１は電源制御インタフェース１１を介して被電源
制御装置３−１〜３−ｎに電源投入指示および電源切断
指示のデータ転送を行う。
このような従来例電源制御系統では、電源制御装置は唯
一の存在しか許されず、したがって二台のＣＰＵを有す
る電子計算機系統での各系固有の事情を考慮した上での
系別電源制御を行うことが困難であり、また電源制御を
司る電源制御装置は電源制御機能専用手段にならざるを
えない欠点がある。
一の存在しか許されず、したがって二台のＣＰＵを有す
る電子計算機系統での各系固有の事情を考慮した上での
系別電源制御を行うことが困難であり、また電源制御を
司る電源制御装置は電源制御機能専用手段にならざるを
えない欠点がある。
本発明は、このような欠点を除去するもので、同一電源
制御系統に二台の電源制御装置を設置することができる
電源制御方式を提供することを目的とする。
制御系統に二台の電源制御装置を設置することができる
電源制御方式を提供することを目的とする。
本発明は、自装置に接続された電源装置の投入・切断を
制御する第一電源制御装置と、この第一電源制御装置に
投入・切断指令を送出する第二電源制御装置とを備えた
電源制御方式において、上記第二電源制御装置が二つあ
り、この第二電源制御装置の一方と上記第一電源制御装
置とを接続する第一線路と、上記第二電源制御装置の他
方と上記第二電源制御装置とを接続する第二線路と、上
記第二電源制御装置の双方を接続する第三線路とを備え
、上記第二電源制御装置のそれぞれは、この第二電源制
御装置の一方の装置に接続された第一線路または第二線
路へのアクセス状態を示す信号を上記第三線路を介して
この第二電源制御装置の他方の装置に送出する通知手段
と、この通知手段からの信号に基づいて、上記一方の装
・置に接続された第一線路または第二線路への上記投入
・切断指令の送出を許可または禁止する制御手段とを備
えたことを特徴とする。
制御する第一電源制御装置と、この第一電源制御装置に
投入・切断指令を送出する第二電源制御装置とを備えた
電源制御方式において、上記第二電源制御装置が二つあ
り、この第二電源制御装置の一方と上記第一電源制御装
置とを接続する第一線路と、上記第二電源制御装置の他
方と上記第二電源制御装置とを接続する第二線路と、上
記第二電源制御装置の双方を接続する第三線路とを備え
、上記第二電源制御装置のそれぞれは、この第二電源制
御装置の一方の装置に接続された第一線路または第二線
路へのアクセス状態を示す信号を上記第三線路を介して
この第二電源制御装置の他方の装置に送出する通知手段
と、この通知手段からの信号に基づいて、上記一方の装
・置に接続された第一線路または第二線路への上記投入
・切断指令の送出を許可または禁止する制御手段とを備
えたことを特徴とする。
第二電源制御装置の一方から第一電源制御装置に投入・
切断指令が発令されると、これが他方の第二電源制御装
置に第三線路を介して宣言される。
切断指令が発令されると、これが他方の第二電源制御装
置に第三線路を介して宣言される。
他方の第二電源制御装置では、この宣言に基づいて、自
装置からの投入・切断指令の発令が禁止される。一方の
第二電源制御装置による第一電源制御装置の動作完了後
に、これが他方の第二電源制御装置に通知され、投入・
切断指令の発令が許可される。
装置からの投入・切断指令の発令が禁止される。一方の
第二電源制御装置による第一電源制御装置の動作完了後
に、これが他方の第二電源制御装置に通知され、投入・
切断指令の発令が許可される。
以下、本発明実施例方式について図面を参照して説明す
る。
る。
第１図は本発明実施例である電源制御系統の構成を示す
ブロック構成図である。。第一の電源制御装置１は第一
の電源接続インタフェース１１を介して、また第二の電
源制御装置２は第二の電源接続インタフェース１２を介
して、被電源制御装置３−１〜３−ｎに電源投入および
電源切断を指示する。被電源制御装置３−１〜３−ｎは
この指示を受は取ると、電源供給の責務を担っている装
置の電源投入および切断を行う。第一の電源接続インタ
フェース１１は第一の電源制御装置１が、また第二の電
源接続インタフェース１２は第二の電源制御装置２が被
電源制御装置３−１〜３−ｎに電源投入および電源切断
を指示するデータの転送線路である。電源制御装置間イ
ンタフェース１０は被電源制御装置３−１〜３−ｎに対
する電源投入および電源切断指示が第一の電源制御装置
ｌおよび第二の電源制御装置２から同時に行われないよ
うに第一の電源制御装置１と第二の電源制御装置２との
間で相互監視をする通信線路である。
ブロック構成図である。。第一の電源制御装置１は第一
の電源接続インタフェース１１を介して、また第二の電
源制御装置２は第二の電源接続インタフェース１２を介
して、被電源制御装置３−１〜３−ｎに電源投入および
電源切断を指示する。被電源制御装置３−１〜３−ｎは
この指示を受は取ると、電源供給の責務を担っている装
置の電源投入および切断を行う。第一の電源接続インタ
フェース１１は第一の電源制御装置１が、また第二の電
源接続インタフェース１２は第二の電源制御装置２が被
電源制御装置３−１〜３−ｎに電源投入および電源切断
を指示するデータの転送線路である。電源制御装置間イ
ンタフェース１０は被電源制御装置３−１〜３−ｎに対
する電源投入および電源切断指示が第一の電源制御装置
ｌおよび第二の電源制御装置２から同時に行われないよ
うに第一の電源制御装置１と第二の電源制御装置２との
間で相互監視をする通信線路である。
第２図は、電源制御装置１および２と被電源制御装置３
−１〜３−ｎの電源接続インタフェース１１および１２
への接続回路図である。第一送信線１１−１は第一の電
源制御装置１からの、また第二送信線１２−１は第二の
電源制御装置２からの被電源制御装置３−１〜３− ｎ
−、のデータ送信線路であり、第一受信線１１−２は
被電源制御装置３−１〜３−ｎから第一の電源制御装置
１への、また第二受信線１２−２は被電源制御装置３−
１〜３−ｎから第二の電源制御装置２へのデータ送信線
路である。電源制御装置１および２のそれぞれに含まれ
る送信回路は同時には片方しか動作しないように制御さ
れ、他方はこのときに送信線を論理ゼロレベルに固定す
るように制御される。
−１〜３−ｎの電源接続インタフェース１１および１２
への接続回路図である。第一送信線１１−１は第一の電
源制御装置１からの、また第二送信線１２−１は第二の
電源制御装置２からの被電源制御装置３−１〜３− ｎ
−、のデータ送信線路であり、第一受信線１１−２は
被電源制御装置３−１〜３−ｎから第一の電源制御装置
１への、また第二受信線１２−２は被電源制御装置３−
１〜３−ｎから第二の電源制御装置２へのデータ送信線
路である。電源制御装置１および２のそれぞれに含まれ
る送信回路は同時には片方しか動作しないように制御さ
れ、他方はこのときに送信線を論理ゼロレベルに固定す
るように制御される。
被電源制御装置３−１〜３−ｎのそれぞれに含まれる第
一受信回路および第二受信回路のそれぞれは第一送信線
１１−１および第二送信線１２−１のデータを受信する
回路であり、この二つの回路の出力はオワ論理される。
一受信回路および第二受信回路のそれぞれは第一送信線
１１−１および第二送信線１２−１のデータを受信する
回路であり、この二つの回路の出力はオワ論理される。
したがって送信線が論理ゼロレベルに固定されていない
方の電源制御装置からデータを受信する。
方の電源制御装置からデータを受信する。
第３図は電源制御装置ｌおよび２の動作を示すフローチ
ャートである。次に、この図を参照して電源制御装置１
および２の動作を説明する。
ャートである。次に、この図を参照して電源制御装置１
および２の動作を説明する。
上位装置から被電源制御装置３−１〜３−ｎの電源投入
および電源切断指示を受けると、電源制御装置１および
２は電源制御インタフェースアクセス命令の実行をスタ
ートする。まず、一方の電源制御装置では、他方の電源
制御装置が電源制御インタフェースをアクセス中かどう
かを、電源制御装置間インタフェース１０によって調べ
、他方の電源制御装置が電源接続インタフェースをアク
セス中でなければ、電源接続インタフェースのアクセス
を行うことを電源制御装置間インタフェース１０を介し
て他方の電源制御装置に宣言する。また、他方の電源制
御装置が電源接続インタフェースをアクセス中であれば
それが解除された後に、電源接続インタフェースのアク
セスを行うことを他方の電源制御装置に宣言する。他方
の電源制御装置に電源接続インタフェースのアクセスの
実行を宣言した後に、電源接続インタフェースにアクセ
スすることにより、被電源制御装置３−１〜３−ｎに電
源投入および電源切断の指示を行う。被電源制御装置３
−１〜３−ｎの電源投入および電源切断動作が終了する
と、電源接続インタフェースのアクセス解除を電源制御
装置間インタフェース１０を介して他方の電源制御装置
に通知する。すなわち、電源接続インタフェースをアク
セスしているとき以外は電源接続インタフェースを論理
ゼロレベルに固定する。
および電源切断指示を受けると、電源制御装置１および
２は電源制御インタフェースアクセス命令の実行をスタ
ートする。まず、一方の電源制御装置では、他方の電源
制御装置が電源制御インタフェースをアクセス中かどう
かを、電源制御装置間インタフェース１０によって調べ
、他方の電源制御装置が電源接続インタフェースをアク
セス中でなければ、電源接続インタフェースのアクセス
を行うことを電源制御装置間インタフェース１０を介し
て他方の電源制御装置に宣言する。また、他方の電源制
御装置が電源接続インタフェースをアクセス中であれば
それが解除された後に、電源接続インタフェースのアク
セスを行うことを他方の電源制御装置に宣言する。他方
の電源制御装置に電源接続インタフェースのアクセスの
実行を宣言した後に、電源接続インタフェースにアクセ
スすることにより、被電源制御装置３−１〜３−ｎに電
源投入および電源切断の指示を行う。被電源制御装置３
−１〜３−ｎの電源投入および電源切断動作が終了する
と、電源接続インタフェースのアクセス解除を電源制御
装置間インタフェース１０を介して他方の電源制御装置
に通知する。すなわち、電源接続インタフェースをアク
セスしているとき以外は電源接続インタフェースを論理
ゼロレベルに固定する。
本発明は以上説明したように、第一電源接続インタフェ
ースに第一の電源制御装置と複数の被電源制御装置を接
続し、第二の電源接続インタフェースに第二の電源制御
装置と複数の被電源制御装置を接続し、かつ電源制御装
置間インタフェースを介して相互監視することによって
、二つの電源制御装置が同時に電源接続インタフェース
をアクセスすることが回避されるので、電源制御系統に
電源制御装置二台の存在が許容され、これによって二台
のＣＰＵを有する電子計算機系統での各系固有の事情を
考慮した系別電源制御を容易にし、さらに各系個別に具
備されるシステムコンソールあるいは診断プロセッサに
電源制御装置を内在できる効果がある。
ースに第一の電源制御装置と複数の被電源制御装置を接
続し、第二の電源接続インタフェースに第二の電源制御
装置と複数の被電源制御装置を接続し、かつ電源制御装
置間インタフェースを介して相互監視することによって
、二つの電源制御装置が同時に電源接続インタフェース
をアクセスすることが回避されるので、電源制御系統に
電源制御装置二台の存在が許容され、これによって二台
のＣＰＵを有する電子計算機系統での各系固有の事情を
考慮した系別電源制御を容易にし、さらに各系個別に具
備されるシステムコンソールあるいは診断プロセッサに
電源制御装置を内在できる効果がある。
第１図は本発明実施例系統の構成を示すブロック構成図
。 第２図は電源制御装置および被電源制御装置の電源制御
インタフェースへの接続回路図。 第３図は電源制御装置の動作を示すフロー図。 第４図は従来例の構成を示すブロック構成図。 ｌ、２・・・電源制御装置、３・・・被電源制御装置、
１０・・・電源制御装置間インタフェース、１１．１２
・・・電源接続インタフェース。 特許出願人 日本電気株式会社 − 代理人 弁理士 井 出 直 孝 実施例系統 蔦 １゛図
。 第２図は電源制御装置および被電源制御装置の電源制御
インタフェースへの接続回路図。 第３図は電源制御装置の動作を示すフロー図。 第４図は従来例の構成を示すブロック構成図。 ｌ、２・・・電源制御装置、３・・・被電源制御装置、
１０・・・電源制御装置間インタフェース、１１．１２
・・・電源接続インタフェース。 特許出願人 日本電気株式会社 − 代理人 弁理士 井 出 直 孝 実施例系統 蔦 １゛図
Claims (1)
- （１）自装置に接続された電源装置の投入・切断を制御
する第一電源制御装置と、 この第一電源制御装置に投入・切断指令を送出する第二
電源制御装置と を備えた電源制御方式において、 上記第二電源制御装置が二つあり、 この第二電源制御装置の一方と上記第一電源制御装置と
を接続する第一線路と、 上記第二電源制御装置の他方と上記第二電源制御装置と
を接続する第二線路と、 上記第二電源制御装置の双方を接続する第三線路と を備え、 上記第二電源制御装置のそれぞれは、 この第二電源制御装置の一方の装置に接続された第一線
路または第二線路へのアクセス状態を示す信号を上記第
三線路を介してこの第二電源制御装置の他方の装置に送
出する通知手段と、 この通知手段からの信号に基づいて、上記一方の装置に
接続された第一線路または第二線路への上記投入・切断
指令の送出を許可または禁止する制御手段と を備えたことを特徴とする電源制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193457A JPS6254315A (ja) | 1985-09-02 | 1985-09-02 | 電源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193457A JPS6254315A (ja) | 1985-09-02 | 1985-09-02 | 電源制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254315A true JPS6254315A (ja) | 1987-03-10 |
Family
ID=16308318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193457A Pending JPS6254315A (ja) | 1985-09-02 | 1985-09-02 | 電源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254315A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10509271B2 (en) | 2006-05-16 | 2019-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device comprising a semiconductor film having a channel formation region overlapping with a conductive film in a floating state |
-
1985
- 1985-09-02 JP JP60193457A patent/JPS6254315A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10509271B2 (en) | 2006-05-16 | 2019-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device comprising a semiconductor film having a channel formation region overlapping with a conductive film in a floating state |
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