JPS6251528B2 - - Google Patents
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- Publication number
- JPS6251528B2 JPS6251528B2 JP55037085A JP3708580A JPS6251528B2 JP S6251528 B2 JPS6251528 B2 JP S6251528B2 JP 55037085 A JP55037085 A JP 55037085A JP 3708580 A JP3708580 A JP 3708580A JP S6251528 B2 JPS6251528 B2 JP S6251528B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- memory
- circuit
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は二線四線変換点におけるインピーダン
ス不整合により発生するエコーを消去するエコー
キヤンセラの改良に関する。
ス不整合により発生するエコーを消去するエコー
キヤンセラの改良に関する。
一般の電話回線は二線回線と四線回線とから構
成されている。両回線の変換点にはハイブリツド
回路が用いられている。しかし、ハイブリツド回
路でのインピーダンスの完全な整合が難しいため
反射が生じ、受話信号の一部が送話側に漏れ出
し、これが長距離回線ではエコーとなつて会話の
障害となる。
成されている。両回線の変換点にはハイブリツド
回路が用いられている。しかし、ハイブリツド回
路でのインピーダンスの完全な整合が難しいため
反射が生じ、受話信号の一部が送話側に漏れ出
し、これが長距離回線ではエコーとなつて会話の
障害となる。
このようなエコー現象に対拠するため、既にエ
コーサプレツサあるいはエコーキヤンセラが用い
られている。前者はハード的に簡単ではあるがス
イツチング動作による音声の切断が生ずるという
問題点がある。一方、後者はスイツチング動作を
含まないため本質的に特性が優れているが、演算
量が多いため、ある程度以上サンプリング周波数
を高くしたりエコーキヤンセラ内部のパラメータ
の数を増すのは実際上不可能となる。この点につ
いて以下に具体的に説明する。
コーサプレツサあるいはエコーキヤンセラが用い
られている。前者はハード的に簡単ではあるがス
イツチング動作による音声の切断が生ずるという
問題点がある。一方、後者はスイツチング動作を
含まないため本質的に特性が優れているが、演算
量が多いため、ある程度以上サンプリング周波数
を高くしたりエコーキヤンセラ内部のパラメータ
の数を増すのは実際上不可能となる。この点につ
いて以下に具体的に説明する。
第１図は従来のエコーキヤンセラの構成を示す
図である。遠端加入者からの信号（受信信号）は
端子１および２を通してハイブリツド回路５及び
近端加入者６に伝えられる。近端加入者６からの
信号はハイブリツド回路５を介して端子３に入
り、端子４から遠端加入者へ送信される。受信信
号の一部はハイブリツド回路５から送信側へ漏れ
る。この漏れがエコーとなる。本図においては、
簡単化のため、アナログ信号とデイジタル信号の
区別を行つていないが、エコーキヤンセラ内では
デイジタル処理を行うため、受信信号と送信信号
は適当にデイジタル化されているものとして説明
を続ける。あるサンプリング時刻前に入力された
受信信号ｘjはＸメモリ１０に格納される。サン
プリング周波数は8KHzである。Ｘメモリ１０に
は過去のＮサンプルの受信信号が記憶されてい
る。端子２からハイブリツド回路５を通り端子３
に至るまでの径路を反響路と呼ぶ。反響路の特性
はインパルス応答として求められＨメモリ２０に
格納されている。Ｈメモリ２０の内容にh0〜ｈN-
１と記号をつける。Ｈメモリ０の内容は加算器７
０で逐次修正され再びＨメモリ２０に格納される
とともに乗算器３１に入力される。乗算器３０に
おいてはＸメモリの内容（ｘj〜ｘj-N+1）と前述
の加算器７０出力とが掛け合わされ、さらに総合
回路４０で積分される。つまり、総和回路４０の
出力ｙ＾jは次式で表わされる。
図である。遠端加入者からの信号（受信信号）は
端子１および２を通してハイブリツド回路５及び
近端加入者６に伝えられる。近端加入者６からの
信号はハイブリツド回路５を介して端子３に入
り、端子４から遠端加入者へ送信される。受信信
号の一部はハイブリツド回路５から送信側へ漏れ
る。この漏れがエコーとなる。本図においては、
簡単化のため、アナログ信号とデイジタル信号の
区別を行つていないが、エコーキヤンセラ内では
デイジタル処理を行うため、受信信号と送信信号
は適当にデイジタル化されているものとして説明
を続ける。あるサンプリング時刻前に入力された
受信信号ｘjはＸメモリ１０に格納される。サン
プリング周波数は8KHzである。Ｘメモリ１０に
は過去のＮサンプルの受信信号が記憶されてい
る。端子２からハイブリツド回路５を通り端子３
に至るまでの径路を反響路と呼ぶ。反響路の特性
はインパルス応答として求められＨメモリ２０に
格納されている。Ｈメモリ２０の内容にh0〜ｈN-
１と記号をつける。Ｈメモリ０の内容は加算器７
０で逐次修正され再びＨメモリ２０に格納される
とともに乗算器３１に入力される。乗算器３０に
おいてはＸメモリの内容（ｘj〜ｘj-N+1）と前述
の加算器７０出力とが掛け合わされ、さらに総合
回路４０で積分される。つまり、総和回路４０の
出力ｙ＾jは次式で表わされる。
減算器５０は端子３から入力された信号ｙjか
らｙ＾jを差し引き消去残差ｅjを作り出す。反響路
のインパルス反応が完全に推定されている場合は
ｅj＝０となるが、推定が不十分の場合ｅj≠０と
なりｅjは修正量計算回路６０に入力され次式に
従つた修正量が求められる。
らｙ＾jを差し引き消去残差ｅjを作り出す。反響路
のインパルス反応が完全に推定されている場合は
ｅj＝０となるが、推定が不十分の場合ｅj≠０と
なりｅjは修正量計算回路６０に入力され次式に
従つた修正量が求められる。
△ｈi＝Ｇ・１（ｘj-i）・２（ｅj）−(2)
ここで、Ｇは修正ゲイン、１と２は一般的
には非減少の増加関数である。簡単な例として、
Ｇは１より十分小さい正の一定値、１（ａ）は
＋１（ａ≧０のとき）又は−１（ａ＜０のとき）
とし、２（ａ）は＋１（ａ＞Ｔhのとき）、０
（｜ａ｜＜Ｔhのとき）、−１（ａ＜−Ｔhのとき）
とすることができる。Ｔhは適当な大きさの閾値
である。エコーキヤンセラ内における演算は(1)式
と(2)式の他に両方向通話の検出その他の演算が含
まれる。演算量としては(1)式および(2)式が圧倒的
に多い。
には非減少の増加関数である。簡単な例として、
Ｇは１より十分小さい正の一定値、１（ａ）は
＋１（ａ≧０のとき）又は−１（ａ＜０のとき）
とし、２（ａ）は＋１（ａ＞Ｔhのとき）、０
（｜ａ｜＜Ｔhのとき）、−１（ａ＜−Ｔhのとき）
とすることができる。Ｔhは適当な大きさの閾値
である。エコーキヤンセラ内における演算は(1)式
と(2)式の他に両方向通話の検出その他の演算が含
まれる。演算量としては(1)式および(2)式が圧倒的
に多い。
必要とされる演算速度の推定を行う。反響路の
インパルス反応が32ｍ（ミリ）sec続くものとす
る。エコーキヤンセラの入力信号ｘj，ｙjのサン
プリング周波数を8KHzとすると、Ｈメモリのサ
ンプル数（タツプ数）Ｎは256以上なければなら
ない。このとき、(1)式および(2)式におけるタツプ
当りの乗算や加算等の演算時間は約490n（＋
１）secとなる。この程度の演算速度は並列乗算
回路を用いると十分実現可能である。しかし乗算
器をサイズが小さく消費電力の少ないシリアル乗
算方式で構成するのは極めて難しい。
インパルス反応が32ｍ（ミリ）sec続くものとす
る。エコーキヤンセラの入力信号ｘj，ｙjのサン
プリング周波数を8KHzとすると、Ｈメモリのサ
ンプル数（タツプ数）Ｎは256以上なければなら
ない。このとき、(1)式および(2)式におけるタツプ
当りの乗算や加算等の演算時間は約490n（＋
１）secとなる。この程度の演算速度は並列乗算
回路を用いると十分実現可能である。しかし乗算
器をサイズが小さく消費電力の少ないシリアル乗
算方式で構成するのは極めて難しい。
次に、エコーキヤンセラをハウリング防止用に
応用する場合について考察する。このとき、第１
図の端子２から出力された信号はスピーカに供給
され、同じ室内に設置されたマイクロホンから出
力された信号は端子３に入力される。この例では
反響路として音響系が含まれるため、反響路の遅
延が極めて大きくなる。例えば、イソパルス応答
が200ｍsec継続する場合、サンプリング周波数を
16KHzとするとタツプ数Ｎは3200となり、タツプ
当りの乗算は約40nsecとなる。従つて、メモリ
のアクセスタイム、乗算時間ともに極めて短時間
でなければならず、ほとんど実現不可能となる。
応用する場合について考察する。このとき、第１
図の端子２から出力された信号はスピーカに供給
され、同じ室内に設置されたマイクロホンから出
力された信号は端子３に入力される。この例では
反響路として音響系が含まれるため、反響路の遅
延が極めて大きくなる。例えば、イソパルス応答
が200ｍsec継続する場合、サンプリング周波数を
16KHzとするとタツプ数Ｎは3200となり、タツプ
当りの乗算は約40nsecとなる。従つて、メモリ
のアクセスタイム、乗算時間ともに極めて短時間
でなければならず、ほとんど実現不可能となる。
このように、現在の回路技術ではエコーキヤン
セラの応答範囲は極めて狭いものとなつている。
セラの応答範囲は極めて狭いものとなつている。
本発明の目的は比較的低速で低消費電力の素子
を用いてタツプ数を増しサンプリング周波数を高
めることの可能なエコーキヤンセラを提供するこ
とにある。
を用いてタツプ数を増しサンプリング周波数を高
めることの可能なエコーキヤンセラを提供するこ
とにある。
本発明のエコーキヤンセラは、複数個のアダプ
テイブフイルタと制御回路とを備えたエコーキヤ
ンセラであつて、前記各アダプテイブフイルタは
第１の信号を入力する第１の端子と、前記第１の
信号を貯える第１のメモリと、推定パラメータを
格納する第２のメモリと、前記パラメータの修正
を行うための情報を入力するための第２の端子
と、前記パラメータの修正を行う回路と、前記第
１のメモリの出力と前記パラメータとの積を求め
る乗算回路と、前記乗算回路の出力の和を求める
総和回路と、前記総和回路の出力を外部に供給す
るための第３の端子と、前記第１のメモリの内部
から予め定めた過去の入力データを取り出して出
力する第４の端子とを有し、前記第４の端子が次
段に接続されるアダプテイブフイルタの第１の端
子に接続され、 前記制御回路は前記各アダプイブフイルタの出
力から反響信号の予測値を求め実際の反響信号か
ら差し引きその差に基づいて前記各アダプテイブ
フイルタのパラメータの修正に関する情報を作り
前記各アダプテイブフイルタのそれぞれの第２の
端子に印加する機能を有することを特徴とするエ
コーキヤンセラが得られる。
テイブフイルタと制御回路とを備えたエコーキヤ
ンセラであつて、前記各アダプテイブフイルタは
第１の信号を入力する第１の端子と、前記第１の
信号を貯える第１のメモリと、推定パラメータを
格納する第２のメモリと、前記パラメータの修正
を行うための情報を入力するための第２の端子
と、前記パラメータの修正を行う回路と、前記第
１のメモリの出力と前記パラメータとの積を求め
る乗算回路と、前記乗算回路の出力の和を求める
総和回路と、前記総和回路の出力を外部に供給す
るための第３の端子と、前記第１のメモリの内部
から予め定めた過去の入力データを取り出して出
力する第４の端子とを有し、前記第４の端子が次
段に接続されるアダプテイブフイルタの第１の端
子に接続され、 前記制御回路は前記各アダプイブフイルタの出
力から反響信号の予測値を求め実際の反響信号か
ら差し引きその差に基づいて前記各アダプテイブ
フイルタのパラメータの修正に関する情報を作り
前記各アダプテイブフイルタのそれぞれの第２の
端子に印加する機能を有することを特徴とするエ
コーキヤンセラが得られる。
次に図面を参照して本発明を詳細に説明する。
本発明の特徴は、多数回の繰り返し演算を複数
個のハードウエアに分散して処理するようにした
ことにある。
個のハードウエアに分散して処理するようにした
ことにある。
第２図および第３図は本発明の第１の実施例で
ある。
ある。
遠端からの信号はデイジタル化されて端子１を
通りアダプテイブフイルタ回路１００のＸ出力
12bitパラレルに加えられる。アダプテイブフイ
ルタ回路１００は第３図に示すように(1)式に示し
た重畳積分と(2)式に示したインパルス応答の修正
を行う。Ｘ入力からの信号はスイツチ回路１８０
（12回路の電気的スイツチつまりマルチプレク
サ）を通してＸメモリ１１０に格納される。Ｘメ
モリ１１０は12bitM段のシフトレジスタで構成
されており、その段数Ｍは１００である。Ｘメモ
り１１０は１サンプル周期Ｔ（Ｘ入力から信号が
入つてくる間隔であり、第４図のＳで示される周
期）にシフトパルスＳ（第４図）がＭ回入され、
シフトレジスタの内容は12ビツト同時にＭ段シフ
トする。スイツチ回路１８０は制御信号SC（第
４図）に従つて動作する。通常はＡ側に倒れてお
り、Ｘメモリ１１０の内部のデータは12bitパラ
レルにループを描いて回つている。しかしＸメモ
リ１１０内から最も古いデータが出力される時刻
には制御信号SCが１となり、スイツチ１８０は
Ｂ側に倒れＸ端子からのデータがＸメモリ１１０
に供給される。このようにして、Ｘメモリ１１０
には常に最新のＭ個のデータが格納されている。
１サンプリング周期の間に、Ｘメモリ１１０の出
力には第４図のＸで示すようにＭ個の最新の
12bitデータｘj-iが現われる。Ｈメモリ１２０に
はインパルス応答である係数ｈiが格納されてい
る。Ｈメモリ１２０もシフトレジスタで構成され
ており、１サンプリング周期にシフトロツクSF
がＭ個加えられる。従つて、Ｈメモリ１２０の出
力にも１サンプリング周期にＭ個の係数が16bit
パラレルに順に現われる。Ｈメモリ１２０の出力
は加算器１７０に入力され、修正量△ｈiが加え
られて出力される。つまり、 ｈi＝ｈi＋△ｈi（ｉ＝０、１、２、……Ｍ−１）
(3) となる。加算器１７０の出力ｈiとＸメモリ１１
０の出力ｘj-iは乗算器１３０に入力される。乗
算器１３０は１６bitのｈiと12bitのｘj-iの積を計
算して総和回路１４０に出力する。総和回路１４
０は乗算器１３０の出力を積分し、第４図のSC
が１となるタイミングまでに の演算を終えて結果を14bitパラレルに出力す
る。加算器１７０の出力は、さらにＨメモリ120
に入力される。(3)式の修正量△ｈiは修正量計算
回路１６０において作られる。端子Ｃから入力さ
れる信号はＧ・２（ｅj）である。修正量計算
回路１６０は端子Ｃからの信号にＸメモリの出力
ｘj-iを処理した結果である１（ｘj-i）を乗じ
て出力する。従つて、証正量△ｈiは(2)式で示さ
れたものと等しくなる。Ｘメモリ１１０の出力の
うち最も古いデータはレジスタ１９０を介して端
子ＸDから出力される。そのタイミングは第４図
のSCが１となる時刻である。
通りアダプテイブフイルタ回路１００のＸ出力
12bitパラレルに加えられる。アダプテイブフイ
ルタ回路１００は第３図に示すように(1)式に示し
た重畳積分と(2)式に示したインパルス応答の修正
を行う。Ｘ入力からの信号はスイツチ回路１８０
（12回路の電気的スイツチつまりマルチプレク
サ）を通してＸメモリ１１０に格納される。Ｘメ
モリ１１０は12bitM段のシフトレジスタで構成
されており、その段数Ｍは１００である。Ｘメモ
り１１０は１サンプル周期Ｔ（Ｘ入力から信号が
入つてくる間隔であり、第４図のＳで示される周
期）にシフトパルスＳ（第４図）がＭ回入され、
シフトレジスタの内容は12ビツト同時にＭ段シフ
トする。スイツチ回路１８０は制御信号SC（第
４図）に従つて動作する。通常はＡ側に倒れてお
り、Ｘメモリ１１０の内部のデータは12bitパラ
レルにループを描いて回つている。しかしＸメモ
リ１１０内から最も古いデータが出力される時刻
には制御信号SCが１となり、スイツチ１８０は
Ｂ側に倒れＸ端子からのデータがＸメモリ１１０
に供給される。このようにして、Ｘメモリ１１０
には常に最新のＭ個のデータが格納されている。
１サンプリング周期の間に、Ｘメモリ１１０の出
力には第４図のＸで示すようにＭ個の最新の
12bitデータｘj-iが現われる。Ｈメモリ１２０に
はインパルス応答である係数ｈiが格納されてい
る。Ｈメモリ１２０もシフトレジスタで構成され
ており、１サンプリング周期にシフトロツクSF
がＭ個加えられる。従つて、Ｈメモリ１２０の出
力にも１サンプリング周期にＭ個の係数が16bit
パラレルに順に現われる。Ｈメモリ１２０の出力
は加算器１７０に入力され、修正量△ｈiが加え
られて出力される。つまり、 ｈi＝ｈi＋△ｈi（ｉ＝０、１、２、……Ｍ−１）
(3) となる。加算器１７０の出力ｈiとＸメモリ１１
０の出力ｘj-iは乗算器１３０に入力される。乗
算器１３０は１６bitのｈiと12bitのｘj-iの積を計
算して総和回路１４０に出力する。総和回路１４
０は乗算器１３０の出力を積分し、第４図のSC
が１となるタイミングまでに の演算を終えて結果を14bitパラレルに出力す
る。加算器１７０の出力は、さらにＨメモリ120
に入力される。(3)式の修正量△ｈiは修正量計算
回路１６０において作られる。端子Ｃから入力さ
れる信号はＧ・２（ｅj）である。修正量計算
回路１６０は端子Ｃからの信号にＸメモリの出力
ｘj-iを処理した結果である１（ｘj-i）を乗じ
て出力する。従つて、証正量△ｈiは(2)式で示さ
れたものと等しくなる。Ｘメモリ１１０の出力の
うち最も古いデータはレジスタ１９０を介して端
子ＸDから出力される。そのタイミングは第４図
のSCが１となる時刻である。
アダプテイブフイルタ１０１のＸ端子にはアダ
プテイブフイルタ１００のＸD端子からの信号が
入される。また、端子Ｃには修正情報計算回路６
００からの信号が入力される。従つて、アダプテ
イブフイルタ１０１はアダプテイブフイルタ１０
０と同様に重畳積分と係数の修正を行う。但し、
アダプテイブフイルタ１０１のＹ＾端子に現われる
信号ｙ＾は となり、ｈiの修正は、 ｈi＝ｈi＋△ｈi（ｉ＝Ｍ、Ｍ＋１、……2M−
１） (6) となる。つまり、アダプテイブフイルタ１０１で
はＭ番目から2M−１番目の係数に対する修正と
重畳積分を行う。
プテイブフイルタ１００のＸD端子からの信号が
入される。また、端子Ｃには修正情報計算回路６
００からの信号が入力される。従つて、アダプテ
イブフイルタ１０１はアダプテイブフイルタ１０
０と同様に重畳積分と係数の修正を行う。但し、
アダプテイブフイルタ１０１のＹ＾端子に現われる
信号ｙ＾は となり、ｈiの修正は、 ｈi＝ｈi＋△ｈi（ｉ＝Ｍ、Ｍ＋１、……2M−
１） (6) となる。つまり、アダプテイブフイルタ１０１で
はＭ番目から2M−１番目の係数に対する修正と
重畳積分を行う。
このように、アダプテイブフイルタが複数段接
続されると全フイルタが１個のアダプテイブフイ
ルタのごとくに動作する。従つて、タツプ数の非
常に多いエコーキヤンセラもアダプテイブフイル
タを複数個用いて実現できる。各アダプテイブフ
イルタは使用される個数にかかわらず一定の演算
速度である。一方、従来のエコーキヤンセラで
は、タツプ数が増すと演算量が増え演算速度を上
げなければならなかつた。しかし、本発明では演
算速度は変わらないという利点を持つ。従つて、
前述したような、16KHzサンプリング周波数でタ
ツプ数3200の場合でも、アダプテイブフイルタに
おける演算速度はタツプ当り約0.6μ（マイク
ロ）secとなる。これは実現容易なスピードであ
る。また、低消費電力化も容易である。
続されると全フイルタが１個のアダプテイブフイ
ルタのごとくに動作する。従つて、タツプ数の非
常に多いエコーキヤンセラもアダプテイブフイル
タを複数個用いて実現できる。各アダプテイブフ
イルタは使用される個数にかかわらず一定の演算
速度である。一方、従来のエコーキヤンセラで
は、タツプ数が増すと演算量が増え演算速度を上
げなければならなかつた。しかし、本発明では演
算速度は変わらないという利点を持つ。従つて、
前述したような、16KHzサンプリング周波数でタ
ツプ数3200の場合でも、アダプテイブフイルタに
おける演算速度はタツプ当り約0.6μ（マイク
ロ）secとなる。これは実現容易なスピードであ
る。また、低消費電力化も容易である。
以上述べたように、本発明によると、タツプ数
の如何にかかわらず、低速度および低消費電力な
素子でエコーキヤンセラが実現できる。
の如何にかかわらず、低速度および低消費電力な
素子でエコーキヤンセラが実現できる。
第５図および第６図は本発明による第２の実施
例である。
例である。
本実施例と第１の実施例との異なる点は、フイ
ルタ出力ｙ＾の和をとる回路がアダプテイブフイル
タに内蔵されていることである。従つて、第２の
実施例では第１の実施例の加算回路４００に対応
するものがない。第２の実施例は第１の実施例と
大部分はほゞ同じなので相異点を中心に説明を行
う。第６図に示されるように、第２の実施例のア
ダプテイブフイルタ１００にはＹ＾I端子が新たに
追加されている。Ｙ＾I端子の信号は総和回路１４
０に接続されている。総和回路１４０では第１の
実施例と同様に乗算器１３０の出力を積分しさら
にＹ＾I端子からの信号を加える。Ｙ＾I端子の信号を
ｙ＾′と表わすとＹ＾O端子の信号ｙ＾は となる。第５図に示すように、アダプテイブフイ
ルタを接続すると、最終段のアダプテイブフイル
タ１０のｙ＾O端子には が得られる。但し、Ｎ＝Ｍ×（ｋ＋１）である。
従つて、第１の実施例の加算回路４００が不要と
なる。
ルタ出力ｙ＾の和をとる回路がアダプテイブフイル
タに内蔵されていることである。従つて、第２の
実施例では第１の実施例の加算回路４００に対応
するものがない。第２の実施例は第１の実施例と
大部分はほゞ同じなので相異点を中心に説明を行
う。第６図に示されるように、第２の実施例のア
ダプテイブフイルタ１００にはＹ＾I端子が新たに
追加されている。Ｙ＾I端子の信号は総和回路１４
０に接続されている。総和回路１４０では第１の
実施例と同様に乗算器１３０の出力を積分しさら
にＹ＾I端子からの信号を加える。Ｙ＾I端子の信号を
ｙ＾′と表わすとＹ＾O端子の信号ｙ＾は となる。第５図に示すように、アダプテイブフイ
ルタを接続すると、最終段のアダプテイブフイル
タ１０のｙ＾O端子には が得られる。但し、Ｎ＝Ｍ×（ｋ＋１）である。
従つて、第１の実施例の加算回路４００が不要と
なる。
第２の実施例においても、アダプテイブフイル
タの動作は第１の実施例とほとんど同じであり第
１の実施例と同様の効果が得られる。
タの動作は第１の実施例とほとんど同じであり第
１の実施例と同様の効果が得られる。
第２の実施例において、Ｙ＾I，ｙ＾O端子を単純に
カスケード接続にしてあるが、各段における演算
遅延が大きくなる場合には、木状の配置等を工夫
しなければならない。
カスケード接続にしてあるが、各段における演算
遅延が大きくなる場合には、木状の配置等を工夫
しなければならない。
第１および第２の実施例において、ただ１つの
アルゴリズムを用いた例について説明したが、本
発明は様々なアルゴリズムに対して同様に適用が
可能である。また、以上の説明では、各回路を流
れる信号はパラレルデイジタル信号の場合につい
て述べた。しかし、パラレル処理を行うと端子が
多くなるという欠点がある。端子数を減らすため
には、Ｘ，ＸD，Ｙ＾等の端子ではシリアルデータ
が流れる様にすればよい。また、Ｈメモリおよび
Ｘメモリをシフトレジスタで構成したが、RAM
（ランダム・アクセス・メモリ）を用いてもよ
い。
アルゴリズムを用いた例について説明したが、本
発明は様々なアルゴリズムに対して同様に適用が
可能である。また、以上の説明では、各回路を流
れる信号はパラレルデイジタル信号の場合につい
て述べた。しかし、パラレル処理を行うと端子が
多くなるという欠点がある。端子数を減らすため
には、Ｘ，ＸD，Ｙ＾等の端子ではシリアルデータ
が流れる様にすればよい。また、Ｈメモリおよび
Ｘメモリをシフトレジスタで構成したが、RAM
（ランダム・アクセス・メモリ）を用いてもよ
い。
本発明はエコーキヤンセラに関するものである
が、本発明の他の種々の応用に係わるアダプテイ
ブフイルタにも採用できる。
が、本発明の他の種々の応用に係わるアダプテイ
ブフイルタにも採用できる。
以上述べた如く、本発明によれば低速度の素子
を用いて低消費電力でかつタツプ数の大きいエコ
ーキヤンセラが実現できる。
を用いて低消費電力でかつタツプ数の大きいエコ
ーキヤンセラが実現できる。
第１図は従来のエコーキヤンセラの例、第２図
と第３図は本発明の第１の実施例を示す図、第４
図はタイミング図および第５図と第６図は本発明
の第２の実施例を示す図である。 第２図から第６図において、１は受信側入力端
子、２は受信側出力端子、３は送信側入力端子、
４は送信側出力端子、１００と１０１〜１０ｋは
アダプテイブフイルタ回路、４００は加算回路、
５００は減算回路、６００は修正情報計画回路、
１１０はＸメモリ、１２０はＨメモリ、１３０は
乗算器、１４０は総和回路、１６０は修正量計算
回路、１７０は加算器、１８０はスイツチ回路、
１９０はレジスタである。
と第３図は本発明の第１の実施例を示す図、第４
図はタイミング図および第５図と第６図は本発明
の第２の実施例を示す図である。 第２図から第６図において、１は受信側入力端
子、２は受信側出力端子、３は送信側入力端子、
４は送信側出力端子、１００と１０１〜１０ｋは
アダプテイブフイルタ回路、４００は加算回路、
５００は減算回路、６００は修正情報計画回路、
１１０はＸメモリ、１２０はＨメモリ、１３０は
乗算器、１４０は総和回路、１６０は修正量計算
回路、１７０は加算器、１８０はスイツチ回路、
１９０はレジスタである。
Claims (1)
- 【特許請求の範囲】 １ 複数個のアダプテイブフイルタと制御回路と
から構成されたエコーキヤンセラにおいて、 前記各アダプテイブフイルタは第１の信号を入
力する第１の端子と、前記第１の信号を貯える第
１のメモリと、推定パラメータを格納する第２の
メモリと、前記パラメータの修正を行うための情
報を入力するための第２の端子と、前記パラメー
タの修正を行う回路と、前記第１のメモリの出力
と前記パラメータとの積を求める乗算回路と、前
記乗算回路の出力の和を求める総和回路と、前記
総和回路の出力を外部に供給するための第３の端
子と、前記第１のメモリの内部から予め定めた過
去の入力データを取り出して出力する第４の端子
とを有し、前記第４の端子が次段に接続されるア
ダプテイブフイルタの第１の端子に接続され、 前記制御回路は前記各アダプテイブフイルタの
出力から反響信号の予測値を求め実際の反響信号
から差し引きその差に基づいて前記各アダプテイ
ブフイルタのパラメータの修正に関する情報を作
り前記各アダプテイブフイルタのそれぞれの第２
の端子に印加する機能を有することを特徴とする
エコーキヤンセラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3708580A JPS56132827A (en) | 1980-03-24 | 1980-03-24 | Echo canceler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3708580A JPS56132827A (en) | 1980-03-24 | 1980-03-24 | Echo canceler |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56132827A JPS56132827A (en) | 1981-10-17 |
| JPS6251528B2 true JPS6251528B2 (ja) | 1987-10-30 |
Family
ID=12487707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3708580A Granted JPS56132827A (en) | 1980-03-24 | 1980-03-24 | Echo canceler |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56132827A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864830A (ja) * | 1981-10-15 | 1983-04-18 | Nippon Telegr & Teleph Corp <Ntt> | 反響消去装置単位回路およびそれを用いた反響消去装置 |
| JPS58150336A (ja) * | 1982-03-02 | 1983-09-07 | Nec Corp | エコ−キヤンセラ |
| JPH0638588B2 (ja) * | 1983-10-03 | 1994-05-18 | 日本電気株式会社 | 反響消去装置 |
-
1980
- 1980-03-24 JP JP3708580A patent/JPS56132827A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| CONFERENCE RECORD 1976 INTERNATIONAL CONFERENCE ON COMMUNICATIONS=1976 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56132827A (en) | 1981-10-17 |
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