JPS6248263A - Ｄｃ−ｄｃコンバ−タ - Google Patents
Ｄｃ−ｄｃコンバ−タInfo
- Publication number
- JPS6248263A JPS6248263A JP18786985A JP18786985A JPS6248263A JP S6248263 A JPS6248263 A JP S6248263A JP 18786985 A JP18786985 A JP 18786985A JP 18786985 A JP18786985 A JP 18786985A JP S6248263 A JPS6248263 A JP S6248263A
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- JP
- Japan
- Prior art keywords
- main transformer
- switching transistor
- transformer
- transistor
- time
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
過負荷検出時、スイッチングトランジスタのオフ時間幅
を或る規定値以下にならない様にすることにより主トラ
ンス、及びスイッチングトランジスタを小型化する。
を或る規定値以下にならない様にすることにより主トラ
ンス、及びスイッチングトランジスタを小型化する。
本発明はＤＣ−ＤＣコンバータに係り、特に大出力電源
の小型・経済化に関するものである。
の小型・経済化に関するものである。
ＤＣ−ＤＣコンバータの主トランスは他部品に比べて其
の寸法が大きく、重量も又大変型いので其の小型化は強
く望まれていることである。
の寸法が大きく、重量も又大変型いので其の小型化は強
く望まれていることである。
又スイッチングトランジスタも大きい電力を取り扱うの
で大形となるので有効な利用により小型化出来ることが
望ましい。
で大形となるので有効な利用により小型化出来ることが
望ましい。
Ｃ従来の技術〕
第３図（ａｌは従来のＤＣ−ＤＣコンバータの一例図中
、１は主トランス、２は直流電源、３はスイ・ノチング
トランジスタ、４．５．１１は夫々ダイオード、６はコ
イル、７はコンデンサ、８は負荷、９はトランス一次電
流検出回路、１０は電流検出トランス、１２は抵抗、１
３は制御回路である。尚以下全図を通じ同一記号は同一
対象物を表す。
、１は主トランス、２は直流電源、３はスイ・ノチング
トランジスタ、４．５．１１は夫々ダイオード、６はコ
イル、７はコンデンサ、８は負荷、９はトランス一次電
流検出回路、１０は電流検出トランス、１２は抵抗、１
３は制御回路である。尚以下全図を通じ同一記号は同一
対象物を表す。
第３図ｆａ）に於いて、直流電源２の出力電流を王トラ
ンス１の一次捲線に流し、スイッチングトランジスタ３
により断続する。此の結果、主トランス１の両端に生ず
る交流電圧を所定の電圧値に変換し、整流して希望する
直流電圧を負荷８に供給する。
ンス１の一次捲線に流し、スイッチングトランジスタ３
により断続する。此の結果、主トランス１の両端に生ず
る交流電圧を所定の電圧値に変換し、整流して希望する
直流電圧を負荷８に供給する。
主トランス１の一次側を流れる電流波形を第３図（ｂ）
に示す。
に示す。
全負荷８へ流入する電流を１０、主トランス１の一次捲
線に流れる電流のピーク値をＩＩＰ、主トランス１のＩ
ｓ ＆’Ｘ比をｎ：１とすると、下式が成立する。
線に流れる電流のピーク値をＩＩＰ、主トランス１のＩ
ｓ ＆’Ｘ比をｎ：１とすると、下式が成立する。
［ＩＦ””−・Ｉｏ ・・・・・・・・（１１上弐から
出力容量即ち、電流Ｉ０が増加すると主トランス１の一
次側電流のピーク値ＩＩＦが増大し、主トランス１及び
スイッチングトランジスタ３の定格を大きくする必要が
あり、其の寸法が大きくなり、価格も又増大する。
出力容量即ち、電流Ｉ０が増加すると主トランス１の一
次側電流のピーク値ＩＩＦが増大し、主トランス１及び
スイッチングトランジスタ３の定格を大きくする必要が
あり、其の寸法が大きくなり、価格も又増大する。
主トランスの一次側電流のピーク値を下げるには、主ト
ランスの捲線比を下げるのが効果的であるが、捲線比を
下げると以下の理由により過負荷時に主トランスが飽和
する恐れがある。
ランスの捲線比を下げるのが効果的であるが、捲線比を
下げると以下の理由により過負荷時に主トランスが飽和
する恐れがある。
即ら、出力電圧■。１．Ｔ（負荷電圧）は入力電圧■１
．４、主トランスの捲数比１ ／ ｎ、及び動作デユー
ティＤを用いて下式で表される。
．４、主トランスの捲数比１ ／ ｎ、及び動作デユー
ティＤを用いて下式で表される。
Ｖｏｕｒ −ＶＩＮＸ ｘ［） ＨＨＨ＋ ・（
２１入力電圧ＶＩＮが最少時に動作デユーティＤは最大
となり、最大時に動作デユーティＤは最小となるように
制御される。ピーク電流を下げる為捲数比１ ／ ｎを
下げると、（２）式から明らかな様に動作デユーティＤ
は大きくなり、入力電圧ＶＩＮが最少時には動作デユー
ティＤは非常に大きくなる。
２１入力電圧ＶＩＮが最少時に動作デユーティＤは最大
となり、最大時に動作デユーティＤは最小となるように
制御される。ピーク電流を下げる為捲数比１ ／ ｎを
下げると、（２）式から明らかな様に動作デユーティＤ
は大きくなり、入力電圧ＶＩＮが最少時には動作デユー
ティＤは非常に大きくなる。
即ち、捲数比を下げると入力電圧ＶＩＮが最少時でも正
規の出力電圧を得るためには最大動作デユーティＤを大
変大きくする必要がある。
規の出力電圧を得るためには最大動作デユーティＤを大
変大きくする必要がある。
第４図は従来の制御回路の一例を示す。
第５図は第４図の動作説明図である。
図中、２０はインバータ、２１はフリップフロップ、２
２．２３は夫々ゲート、２４．２５は夫々抵抗、２６．
２９、及び３０は夫々コンパレータ、２７は鋸歯状波発
振器、２８は誤差増幅器、Ｅｓ、Ｅｏは夫々基準電圧、
Ｖ、Ｃは電源電圧である。
２．２３は夫々ゲート、２４．２５は夫々抵抗、２６．
２９、及び３０は夫々コンパレータ、２７は鋸歯状波発
振器、２８は誤差増幅器、Ｅｓ、Ｅｏは夫々基準電圧、
Ｖ、Ｃは電源電圧である。
出力電圧Ｖ。ＬＩＴをＸ端子に印加し、誤差増幅器２８
により基準電圧Ｅ３と比較増幅したレベル■と発振器２
７の鋸歯状波出力■をコンパレータ２９で比較し、矩形
波パルスに変換し、ゲート２２．２３を通り、インバー
タ２０により主スィッチ３を駆動するパルス■を得る。
により基準電圧Ｅ３と比較増幅したレベル■と発振器２
７の鋸歯状波出力■をコンパレータ２９で比較し、矩形
波パルスに変換し、ゲート２２．２３を通り、インバー
タ２０により主スィッチ３を駆動するパルス■を得る。
尚第５図に於ける■〜■は夫々第４図の■〜■印の箇所
の電圧波形を示す。
の電圧波形を示す。
又過負荷時はトランス一次電流検出回路９により検出し
た過負荷信号をＸ端子を通してコンパレータ３０により
基準電圧Ｅ。と比較する。若し基準電圧Ｅ。を越えた場
合にはフリップフロップ２１をセソｌ−Ｌ、主スィッチ
３の駆動パルスの幅を狭くする。主スィッチ３の駆動時
間の減少により出力電圧Ｖ。Ｕ７が低下する。
た過負荷信号をＸ端子を通してコンパレータ３０により
基準電圧Ｅ。と比較する。若し基準電圧Ｅ。を越えた場
合にはフリップフロップ２１をセソｌ−Ｌ、主スィッチ
３の駆動パルスの幅を狭くする。主スィッチ３の駆動時
間の減少により出力電圧Ｖ。Ｕ７が低下する。
即ち、捲数比を下げて最大デユーティを大きくした状態
で過負荷が発生すると第５図の■に示ず様に過負荷発生
直後のオンのタイミングが時間的に前にずれる為、第５
図の■に示す様に入力端子１、のオフ期間りが充分とれ
ず王トランス３が飽和する。
で過負荷が発生すると第５図の■に示ず様に過負荷発生
直後のオンのタイミングが時間的に前にずれる為、第５
図の■に示す様に入力端子１、のオフ期間りが充分とれ
ず王トランス３が飽和する。
此の様に従来方式ではオフ時間が短いため主トランスの
ＭＩＪ ＋ｔｋリセットが不可能となると云う欠点があ
った。
ＭＩＪ ＋ｔｋリセットが不可能となると云う欠点があ
った。
上記問題点は第３図（ａｌに示す様な主トランス１を使
用するＤＣ−ＤＣコンバータに於いて、制御回路１３の
代わりに第１図に示す様な最大デユーティ決定回路１４
を使用し、一次電流検出回路９により検出した一次電流
が或る暴準値を越えた場合、最大デユーティ決定回路１
４を駆動してスイッチングトランジスタ３のオフ時間を
或る規定値以下にならない様にすることにより解決され
る。
用するＤＣ−ＤＣコンバータに於いて、制御回路１３の
代わりに第１図に示す様な最大デユーティ決定回路１４
を使用し、一次電流検出回路９により検出した一次電流
が或る暴準値を越えた場合、最大デユーティ決定回路１
４を駆動してスイッチングトランジスタ３のオフ時間を
或る規定値以下にならない様にすることにより解決され
る。
本発明に依ると過負荷時、主トランスの一次側電流が或
る基準値を超過した場合、最大＋）Ｊ作デョ。
る基準値を超過した場合、最大＋）Ｊ作デョ。
−ティを小さくすることによりスイッチングトランジス
タのオンするタイミングを時間的に遅らせオフ時間を確
保出来るので主トランスが飽和することがなく、スイッ
チングトランジスタも又過負荷となることが避けられる
ので王トランスを小型化出来ると云う利点が生まれる。
タのオンするタイミングを時間的に遅らせオフ時間を確
保出来るので主トランスが飽和することがなく、スイッ
チングトランジスタも又過負荷となることが避けられる
ので王トランスを小型化出来ると云う利点が生まれる。
第１図は本発明に依る最大デユーティ決定回路の一実施
例を示す図である。
例を示す図である。
第２図は第１図の回路の動作説明図である。
図中、４０．４１．４５は夫々抵抗、４２はコンデンサ
、４３はダイオード、４４はトランジスタである。
、４３はダイオード、４４はトランジスタである。
以下図に従って本発明の詳細な説明する。
本発明では第３図（ａ）に示す従来のＤＣ−ＤＣコンバ
ータの制御回路１３の代わりに第１図の最大デユーティ
決定回路を使用する。
ータの制御回路１３の代わりに第１図の最大デユーティ
決定回路を使用する。
コンパレータ３０が過負イ苛状態を検出するとコンパレ
ーク３０の出力はローレベルとなり、フリップフロップ
２１を七ノ１−すると同時にダイオード４３を通してト
ランジスタ４４のヘース電圧を下げてトランジスタ４４
をオンの状態とする。
ーク３０の出力はローレベルとなり、フリップフロップ
２１を七ノ１−すると同時にダイオード４３を通してト
ランジスタ４４のヘース電圧を下げてトランジスタ４４
をオンの状態とする。
此の為第２図に示す様に■の電圧レベルが」二昇し、最
大デユーティが狭くなる。
大デユーティが狭くなる。
従って第２図の■に示ず様に過電流検出後の一次電流■
１のオフ時間りが充分確保されることになり、主トラン
スは飽和することはない。
１のオフ時間りが充分確保されることになり、主トラン
スは飽和することはない。
以上詳細に説明した様に本発明によれば、トランスの飽
和、スイッチングトランジスタの過負荷を避けることが
出来るのでトランス及びスイッチングトランジスタを小
型化が可能になると云う大きい効果がある。
和、スイッチングトランジスタの過負荷を避けることが
出来るのでトランス及びスイッチングトランジスタを小
型化が可能になると云う大きい効果がある。
第１図は本発明に依る最大デユーティ決定回路の一実施
例を示す図である。 第２図は第１図の回路の動作説明図である。 第３図（ａ）は従来のＤＣ−ＤＣコンバータの一例第５
図は第４図の動作説明図である。 図中、１は主トランス、２は直流電源、３はスイッチン
グトランジスタ、４．５．１１は夫々ダイオード、６は
コイル、７はコンデンサ、８は３＋、 イ’：＝ｊ、９
はＩ−ランス一次電流検出回路、１０は電流検出トラン
ス、１２は抵抗、１３は制御回路、２０ばインバータ、
２１はフリップフロップ、２２．２３は夫々ゲート、２
４．２５は夫々抵抗、２６．２９、及び３０は夫々コン
パレータ、２７は鋸歯状波発振器、２８は誤差増幅器、
Ｅ３、Ｅｏは夫々基準電圧、ＶＣＣは電源電圧、４０．
４１．４５は夫々抵抗、４２はコンデンサ、４３はダイ
オード、４４はＩ・ランジスタである。 ■ （ム） ＄３＠
例を示す図である。 第２図は第１図の回路の動作説明図である。 第３図（ａ）は従来のＤＣ−ＤＣコンバータの一例第５
図は第４図の動作説明図である。 図中、１は主トランス、２は直流電源、３はスイッチン
グトランジスタ、４．５．１１は夫々ダイオード、６は
コイル、７はコンデンサ、８は３＋、 イ’：＝ｊ、９
はＩ−ランス一次電流検出回路、１０は電流検出トラン
ス、１２は抵抗、１３は制御回路、２０ばインバータ、
２１はフリップフロップ、２２．２３は夫々ゲート、２
４．２５は夫々抵抗、２６．２９、及び３０は夫々コン
パレータ、２７は鋸歯状波発振器、２８は誤差増幅器、
Ｅ３、Ｅｏは夫々基準電圧、ＶＣＣは電源電圧、４０．
４１．４５は夫々抵抗、４２はコンデンサ、４３はダイ
オード、４４はＩ・ランジスタである。 ■ （ム） ＄３＠
Claims (1)
- 【特許請求の範囲】 主トランス（１）を使用するＤＣ−ＤＣコンバータに於
いて、 前記主トランス（１）の一次電流検出回路（９）と最大
デューティ決定回路（１４）を設け、 前記一次電流検出回路（９）により検出した一次電流が
或る基準値を越えた場合、 前記最大デューティ決定回路（１４）を駆動してスイッ
チングトランジスタ（３）のオフ時間を制限することを
特徴とするＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18786985A JPS6248263A (ja) | 1985-08-27 | 1985-08-27 | Ｄｃ−ｄｃコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18786985A JPS6248263A (ja) | 1985-08-27 | 1985-08-27 | Ｄｃ−ｄｃコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248263A true JPS6248263A (ja) | 1987-03-02 |
Family
ID=16213638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18786985A Pending JPS6248263A (ja) | 1985-08-27 | 1985-08-27 | Ｄｃ−ｄｃコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04151708A (ja) * | 1990-10-16 | 1992-05-25 | Toshiba Corp | パーソナルコンピュータ |
| JPH04150770A (ja) * | 1990-10-15 | 1992-05-25 | Murata Mfg Co Ltd | スイッチングレギュレータ |
-
1985
- 1985-08-27 JP JP18786985A patent/JPS6248263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04150770A (ja) * | 1990-10-15 | 1992-05-25 | Murata Mfg Co Ltd | スイッチングレギュレータ |
| JPH04151708A (ja) * | 1990-10-16 | 1992-05-25 | Toshiba Corp | パーソナルコンピュータ |
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