JPS6247009B2 - - Google Patents
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- Publication number
- JPS6247009B2 JPS6247009B2 JP54006954A JP695479A JPS6247009B2 JP S6247009 B2 JPS6247009 B2 JP S6247009B2 JP 54006954 A JP54006954 A JP 54006954A JP 695479 A JP695479 A JP 695479A JP S6247009 B2 JPS6247009 B2 JP S6247009B2
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- JP
- Japan
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- level
- signal
- empty
- control signal
- output terminal
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 1
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- Mobile Radio Communication Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は通信用回線（あるいは信号線）の空回
線（あるいは空信号線）を検出する検出回路に関
し、特に、検出時間が速い空回線検出回路に関す
るものである。
線（あるいは空信号線）を検出する検出回路に関
し、特に、検出時間が速い空回線検出回路に関す
るものである。
従来の空回線検出回路を含む移動無線通信方式
は第１図に示すごとく、移動機１、無線基地局
２、通話路装置３、交換機４、電話器５および空
回線検出回路６から構成されている。また通話路
装置３は通話路盤３１〜３４を含む。さらに空回
線検出回路６はスキヤナー６０、情報出力回路６
５およびANDゲート６１〜６４で構成されてい
る。図において、移動機１と固定側加入者の電話
器５との間で通話接続を行なう場合は複数回線あ
る通話路L1〜Ｌoの中から未使用中の任意の一回
線（空回線）を検出する必要がある。各通話路
L1〜Ｌoは交換機４より通話路装置３内にある通
話路盤３１〜３４に接続されて又無線側に対して
は各通話路盤から無線基地局２にまで接続されて
いる。各通話路盤は移動機１及び交換機４との間
で移動機１と電話器５との通話が行なえるまでの
接続制御をつかさどり、各通話路の使用状態は各
通話路盤が管理しているので空通話回線を検出す
る場合には各通話路盤３１〜３４から状態信号す
なわち“空”情報をANDゲート６１〜６４の一
方の入力に接続することにより以下に示す様に空
回線の検出が行なえる。
は第１図に示すごとく、移動機１、無線基地局
２、通話路装置３、交換機４、電話器５および空
回線検出回路６から構成されている。また通話路
装置３は通話路盤３１〜３４を含む。さらに空回
線検出回路６はスキヤナー６０、情報出力回路６
５およびANDゲート６１〜６４で構成されてい
る。図において、移動機１と固定側加入者の電話
器５との間で通話接続を行なう場合は複数回線あ
る通話路L1〜Ｌoの中から未使用中の任意の一回
線（空回線）を検出する必要がある。各通話路
L1〜Ｌoは交換機４より通話路装置３内にある通
話路盤３１〜３４に接続されて又無線側に対して
は各通話路盤から無線基地局２にまで接続されて
いる。各通話路盤は移動機１及び交換機４との間
で移動機１と電話器５との通話が行なえるまでの
接続制御をつかさどり、各通話路の使用状態は各
通話路盤が管理しているので空通話回線を検出す
る場合には各通話路盤３１〜３４から状態信号す
なわち“空”情報をANDゲート６１〜６４の一
方の入力に接続することにより以下に示す様に空
回線の検出が行なえる。
ANDゲート６１〜６４に“空”情報が入力さ
れ、スキヤナー（たとえばカウンタ）６０から各
ANDゲート６１〜６４のうちの１個に対して順
番に論理レベル“１”が入力されて“空”情報の
状態を順次検出して情報出力回路６５に記憶、表
示または信号変換する。以上の説明から明らかな
様に“空”情報がANDゲート６４にのみ入力さ
れている場合、スキヤナー６０はANDゲート６
１より６４まで順番にスキヤンするためANDゲ
ート６４にいたるまでにANDゲート６１〜６４
がｎ個ある場合にはｎ−１回分の余分の検索を行
なうこととなるので“空”番号が決定するまで時
間がかかる。また、スキヤナー６０は１個だけで
構成されているので信頼性が低くなる等の欠点が
あつた。
れ、スキヤナー（たとえばカウンタ）６０から各
ANDゲート６１〜６４のうちの１個に対して順
番に論理レベル“１”が入力されて“空”情報の
状態を順次検出して情報出力回路６５に記憶、表
示または信号変換する。以上の説明から明らかな
様に“空”情報がANDゲート６４にのみ入力さ
れている場合、スキヤナー６０はANDゲート６
１より６４まで順番にスキヤンするためANDゲ
ート６４にいたるまでにANDゲート６１〜６４
がｎ個ある場合にはｎ−１回分の余分の検索を行
なうこととなるので“空”番号が決定するまで時
間がかかる。また、スキヤナー６０は１個だけで
構成されているので信頼性が低くなる等の欠点が
あつた。
本発明の目的は前述の欠点を除去した空回線検
出回路を提供することにある。
出回路を提供することにある。
本発明の空回線検出回路は、スキヤナーを除去
すると共にANDゲート等の単純な論理素子を用
いることにより検出時間が短かくかつ信頼度を向
上することを特徴とする。
すると共にANDゲート等の単純な論理素子を用
いることにより検出時間が短かくかつ信頼度を向
上することを特徴とする。
以下、本発明の空回線検出回路を第２図を用い
て説明する。
て説明する。
第２図において、７，８，９は論理ゲート回
路、１０は優先順位指定回路、１１は空情報受付
番号発生回路、７１，７４，８１，８４，９１，
９４はインバータ、７２，７３，７５，８２，８
３，８５，９２，９３，９５はNANDゲート、X1
〜X3は第１図の通話路盤３１〜３４からの
“空”情報信号用入力端子、Ｄは“空”番号用出
力端子である。
路、１０は優先順位指定回路、１１は空情報受付
番号発生回路、７１，７４，８１，８４，９１，
９４はインバータ、７２，７３，７５，８２，８
３，８５，９２，９３，９５はNANDゲート、X1
〜X3は第１図の通話路盤３１〜３４からの
“空”情報信号用入力端子、Ｄは“空”番号用出
力端子である。
入力端子X1〜X3には、“空”の場合は論理レベ
ル“０＼”を、“使用中”の場合は論理レベル
“１”が入力されるものとする。また、論理ゲー
ト回路７〜９は、たとえば優先順位指定回路１０
の出力のうちいずれか１つを論理レベル“１”に
することにより初期設定される。
ル“０＼”を、“使用中”の場合は論理レベル
“１”が入力されるものとする。また、論理ゲー
ト回路７〜９は、たとえば優先順位指定回路１０
の出力のうちいずれか１つを論理レベル“１”に
することにより初期設定される。
先づ論理ゲート回路７について説明する。今
“空”情報が入力端子X1に入力されたことにす
る。入力端子X1に入力された信号はNANDゲート
７３の一方に入力される。又、NANDゲート７３
の他方の入力端子にはNANDゲート７５の出力が
入力されている。NANDゲート７５の２入力端子
は外部より作用される端子で、一方の入力端子に
は前段の論理ゲート回路９のNANDゲート９３の
出力の信号が入力される。他方には優先順位指定
回路１０より入力される。この論理ゲート回路７
において、NANDゲート７２の出力（第１の出
力）は、入力端子（信号線からの入力端子）X1
の信号が“０”でかつ前段のNANDゲート９３の
出力信号（第２の制御信号）が“０”あるいは優
先順位指定回路１０の出力信号（第１の制御信
号）及び第２の制御信号がともに“１”のとき、
“０”となり、その他のときは“１”となる。ま
た、NANDゲート７３の出力（第２の出力）は、
入力端子X1の信号が“１”でかつ第２の制御信
号が“０”あるいは第１の制御信号及び第２の制
御信号がともに“１”のとき、“０”でありその
他のときは“１”となる。従つて、たとえば、
NANDゲート７５の２入力端子のうち前段より作
用を受ける入力端子に“０＼”が入力された場合、
NANDゲート７５の出力は“１”となりその信号
をNANDゲート７３及びNANDゲート７２に入力
する。NANDゲート７２の他方の入力端子にはイ
ンバータ７１で反転された“空”情報“１”が入
力されるので、NANDゲート７２の出力は“０”
となり“空”情報が出力される。一方NANDゲー
ト７３の他方には“空”情報である“０”が入力
されるので、NANDゲート７３から論理ゲート回
路８に“１”が出力される。またNANDゲート７
５において、優先順位指定回路１０よりインバー
タ７４を介して“０＼”が入力されることにより
NANDゲート７５の出力は“１”となり、本論理
ゲート回路７が指定されたことになりさらに
“空”情報ありの場合はNANDゲート７３の出力
は“１”となる。
“空”情報が入力端子X1に入力されたことにす
る。入力端子X1に入力された信号はNANDゲート
７３の一方に入力される。又、NANDゲート７３
の他方の入力端子にはNANDゲート７５の出力が
入力されている。NANDゲート７５の２入力端子
は外部より作用される端子で、一方の入力端子に
は前段の論理ゲート回路９のNANDゲート９３の
出力の信号が入力される。他方には優先順位指定
回路１０より入力される。この論理ゲート回路７
において、NANDゲート７２の出力（第１の出
力）は、入力端子（信号線からの入力端子）X1
の信号が“０”でかつ前段のNANDゲート９３の
出力信号（第２の制御信号）が“０”あるいは優
先順位指定回路１０の出力信号（第１の制御信
号）及び第２の制御信号がともに“１”のとき、
“０”となり、その他のときは“１”となる。ま
た、NANDゲート７３の出力（第２の出力）は、
入力端子X1の信号が“１”でかつ第２の制御信
号が“０”あるいは第１の制御信号及び第２の制
御信号がともに“１”のとき、“０”でありその
他のときは“１”となる。従つて、たとえば、
NANDゲート７５の２入力端子のうち前段より作
用を受ける入力端子に“０＼”が入力された場合、
NANDゲート７５の出力は“１”となりその信号
をNANDゲート７３及びNANDゲート７２に入力
する。NANDゲート７２の他方の入力端子にはイ
ンバータ７１で反転された“空”情報“１”が入
力されるので、NANDゲート７２の出力は“０”
となり“空”情報が出力される。一方NANDゲー
ト７３の他方には“空”情報である“０”が入力
されるので、NANDゲート７３から論理ゲート回
路８に“１”が出力される。またNANDゲート７
５において、優先順位指定回路１０よりインバー
タ７４を介して“０＼”が入力されることにより
NANDゲート７５の出力は“１”となり、本論理
ゲート回路７が指定されたことになりさらに
“空”情報ありの場合はNANDゲート７３の出力
は“１”となる。
以上の説明は論理ゲート回路７について説明し
たが、回路８，９についても同様の動作をしこれ
ら論理ゲート回路８，９は、第２図に示す如く
NANDゲート７３，８３，９３を介して一般にｎ
個縦続接続される。
たが、回路８，９についても同様の動作をしこれ
ら論理ゲート回路８，９は、第２図に示す如く
NANDゲート７３，８３，９３を介して一般にｎ
個縦続接続される。
このような接続の場合、ｎ個の論理ゲート回路
の“空”情報入力端子X1〜X3のうち“０”を入
力端子X1に、“１”をX2，X3に入力されたことに
すると、論理ゲート回路７のNANDゲート７５，
８５または９５の一方の入力端子には前段の論理
ゲート回路９，７または８の出力が入力され、他
方の優先順位指定用入力端子には、論理ゲート回
路７の場合のみ“１”とし、それ以外の論理ゲー
ト回路は“０”を入力すれば、NANDゲート７３
の出力は“１”となり次段以降の論理ゲート回路
は動作不可となる。一方、NANDゲート７２の出
力は“０”となり、従つて端子X1が選択される
のでNANDゲート７２の出力をたとえばダイオー
ドまたはトランジスタマトリクスより構成される
“空”情報受付番号発生回路１１に入力すること
により前記選択された“空”情報に該当する番号
に変換され該当する“空”を番号が前記回路の出
力端子Ｄに送出される。以上の説明は１個のみ
“空”がある場合について説明したが、複数個の
“空”が同時にある時は第２図の回路図から明ら
かな様にX1に入力された空情報が最優先になり
X1→X3という順序で優先順位が指定される。
の“空”情報入力端子X1〜X3のうち“０”を入
力端子X1に、“１”をX2，X3に入力されたことに
すると、論理ゲート回路７のNANDゲート７５，
８５または９５の一方の入力端子には前段の論理
ゲート回路９，７または８の出力が入力され、他
方の優先順位指定用入力端子には、論理ゲート回
路７の場合のみ“１”とし、それ以外の論理ゲー
ト回路は“０”を入力すれば、NANDゲート７３
の出力は“１”となり次段以降の論理ゲート回路
は動作不可となる。一方、NANDゲート７２の出
力は“０”となり、従つて端子X1が選択される
のでNANDゲート７２の出力をたとえばダイオー
ドまたはトランジスタマトリクスより構成される
“空”情報受付番号発生回路１１に入力すること
により前記選択された“空”情報に該当する番号
に変換され該当する“空”を番号が前記回路の出
力端子Ｄに送出される。以上の説明は１個のみ
“空”がある場合について説明したが、複数個の
“空”が同時にある時は第２図の回路図から明ら
かな様にX1に入力された空情報が最優先になり
X1→X3という順序で優先順位が指定される。
又前記優先順位とは別に強制的に順次優先順序
を変更するためにｎ段シフトレジスタを使用した
優先順位指定回路１０を設けることにより前記指
定回路１０から出力されるｎ個の出力信号のうち
任意の１個のみが論理レベル“１”の優先指定信
号を各論理ゲート回路の指定入力端子に順次入力
して行けば前段の論理ゲート回路出力信号には関
係なく優先指定された論理ゲート回路に“空”情
報があれば“空”番号が出力され、“空”情報が
なければ指定論理ゲート回路以後の“空”情報が
優先的に検索されることは明らかである。
を変更するためにｎ段シフトレジスタを使用した
優先順位指定回路１０を設けることにより前記指
定回路１０から出力されるｎ個の出力信号のうち
任意の１個のみが論理レベル“１”の優先指定信
号を各論理ゲート回路の指定入力端子に順次入力
して行けば前段の論理ゲート回路出力信号には関
係なく優先指定された論理ゲート回路に“空”情
報があれば“空”番号が出力され、“空”情報が
なければ指定論理ゲート回路以後の“空”情報が
優先的に検索されることは明らかである。
なお、優先順位指定回路１０を用いない場合
は、インバータ７４，８４，９４のいずれか１つ
の入力を“１”にして残りを“０”に設定してお
けばよい。また本発明の検出回路を移動無線方式
において説明したが、他の方式においても用いる
ことができる。
は、インバータ７４，８４，９４のいずれか１つ
の入力を“１”にして残りを“０”に設定してお
けばよい。また本発明の検出回路を移動無線方式
において説明したが、他の方式においても用いる
ことができる。
以上説明したように本発明の検出回路は単純な
る論理ゲート回路を複数個縦続接続させたデイジ
タル回路を用いることにより“空”回線を容易に
しかも短時間に検出できる。
る論理ゲート回路を複数個縦続接続させたデイジ
タル回路を用いることにより“空”回線を容易に
しかも短時間に検出できる。
第１図は従来の空回線検出回路を用いた移動無
線方式例、第２図は本発明による空回線検出回路
例である。 図において、１は移動機、２は無線基地局、３
は通話路装置、４は交換機、５は電話器、６は空
回線検出回路、７，８，９は論理ゲート回路、１
０は優先順位指定回路、１１は空情報受付番号発
生回路、３１〜３４は通話路盤、６０はスキヤナ
ー、６１〜６４はANDゲート、６５は情報出力
回路、７１，７４，８１，８４，９１，９４はイ
ンバータ、７２，７３，７５，８２，８３，８
５，９２，９３，９５はNANDゲートである。
線方式例、第２図は本発明による空回線検出回路
例である。 図において、１は移動機、２は無線基地局、３
は通話路装置、４は交換機、５は電話器、６は空
回線検出回路、７，８，９は論理ゲート回路、１
０は優先順位指定回路、１１は空情報受付番号発
生回路、３１〜３４は通話路盤、６０はスキヤナ
ー、６１〜６４はANDゲート、６５は情報出力
回路、７１，７４，８１，８４，９１，９４はイ
ンバータ、７２，７３，７５，８２，８３，８
５，９２，９３，９５はNANDゲートである。
Claims (1)
- 【特許請求の範囲】 １ 複数の信号線のうち１つの空信号線を検出す
る検出回路において、第１の制御信号用入力端
子、第２の制御信号用入力端子及び信号線からの
信号用入力端子と、第１の出力端子、第２の出力
端子とを有し、第１の出力端子は信号線からの信
号が第１レベルでかつ第２の制御信号が第１レベ
ルあるいは第１の制御信号、第２の制御信号がと
もに第２レベルのとき第１レベルでありその他の
ときには第２レベルとなり、第２の出力端子は信
号線からの信号が第２レベルでかつ第２の制御信
号が第１レベルあるいは第１の制御信号、第２の
制御信号がともに第２レベルのとき第１レベルで
あり、その他のときは第２レベルとなる複数の論
理ゲート回路と、前記複数の論理ゲート回路にそ
れぞれ前記第１の制御信号を供給する優先順位指
定回路と、前記第１の出力端子の信号を受ける空
情報受付番号発生回路とを備え、前記第２の出力
端子の信号が次段の論理ゲート回路の前記第２の
制御信号となるように循環的に順次接続するとと
もに、前記第１の制御信号のうちの１つを第２レ
ベルに他を第１レベルに設定することにより、複
数の信号線のうちの空信号線から優先度の高い１
つの空信号線のみを検出することを特徴とする空
信号線検出回路。 ２ 複数の信号線のうち１つの空信号線を検出す
る検出回路において、第１の制御信号用入力端
子、第２の制御信号用入力端子及び信号線からの
信号用入力端子と、第１の出力端子、第２の出力
端子とを有し、第１の出力端子は信号線からの信
号が第１レベルでかつ第２の制御信号が第１レベ
ルあるいは第１の制御信号、第２の制御信号がと
もに第２レベルのとき第１レベルでありその他の
ときには第２レベルとなり、第２の出力端子は信
号線からの信号が第２レベルでかつ第２の制御信
号が第１レベルあるいは第１の制御信号、第２の
制御信号がともに第２レベルのとき第１レベルで
あり、その他のときは第２レベルとなる複数の論
理ゲート回路と、前記複数の論理ゲート回路にそ
れぞれ前記第１の制御信号を供給する優先順位指
定回路と、前記第１の出力端子の信号を受ける空
情報受付番号発生回路とを備え、前記第２の出力
端子の信号が次段の論理ゲート回路の前記第２の
制御信号となるように循環的に順次接続するとと
もに、前記第１の制御信号のうちの１つを第２レ
ベルに他を第１レベルにランダムにあるいは順序
をもつて設定することにより、複数の信号線のう
ちの空信号線から優先度の高い１つの空信号線の
みをランダムにあるいは順序をもつて検出するこ
とを特徴とする空信号線検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695479A JPS5599852A (en) | 1979-01-23 | 1979-01-23 | Detection circuit for vacant signal line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695479A JPS5599852A (en) | 1979-01-23 | 1979-01-23 | Detection circuit for vacant signal line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5599852A JPS5599852A (en) | 1980-07-30 |
| JPS6247009B2 true JPS6247009B2 (ja) | 1987-10-06 |
Family
ID=11652612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP695479A Granted JPS5599852A (en) | 1979-01-23 | 1979-01-23 | Detection circuit for vacant signal line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5599852A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638096A (en) * | 1993-06-22 | 1997-06-10 | Screenies | Computer screen frame |
-
1979
- 1979-01-23 JP JP695479A patent/JPS5599852A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5599852A (en) | 1980-07-30 |
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