JPS6242301B2

JPS6242301B2 -

Info

Publication number: JPS6242301B2
Application number: JP15670382A
Authority: JP
Inventors: Katsuhiko Ueda; Toshiaki Suzuki; Takashi Sakao
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-09-10
Filing date: 1982-09-10
Publication date: 1987-09-08
Also published as: JPS5947651A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロコンピユータのプログラム
制御装置に関するものである。

（従来例の構成とその問題点）マイクロコンピユータ内に、ある機械語を予め
設定した回数だけくり返し実行するプログラム制
御回路を設けておくと非常に有効である。このよ
うな制御回路をもつマイクロコンピユータで、い
わゆるストリングス処理、例えば２つの、連続し
て意味をもつ数ワードのデータの間で比較を行う
時には、比較を行う機械語をそのワード数分だけ
くり返し実行すればよい。そこで、ストリングス
処理で比較を行う時には、プログラムメモリには
比較を行う機械語を一つだけ格納しておくだけで
よく、プログラム用メモリの使用効率が上るだけ
でなく、ストリングス処理のプログラムの作成も
容易となる。

このように、ある機械語を予め設定した回数だ
けくり返し実行するためのプログラム制御方法と
して、制御回路の中に、くり返し回数を設定する
カウンタ（以下これをリピートカウンタと呼
ぶ）。を設け、リピートカウンタの値が零になる
まで、現在実行中のプログラムメモリのアドレを
示すプログラムカウンタの値を変化させないとい
う方法（以下これをリピート処理と呼ぶ）があ
る。そこで、リピートカウンタの値が零になるま
で、同じアドレスの命令、すなわち同じ機械語が
実行され続ける。このような制御方法を実現した
例としては、インテル社の16ビツトマイクロコン
ピユータ８０８６があげられる。一方、このよう
な制御方法を採用した時に問題となるのは、いわ
ゆる割込みとの関係である。割込みが起ると通
常、プログラムカウンタの値は待避され、割込み
先のアドレスがプログラムカウンタに新たに設定
され、割込み先の処理を開始する。そして割込み
先の処理が終了すると、待避しておいた値をプロ
グラムカウンタに復帰させる。その結果、割込み
前のプログラムが再び実行される。このような割
込みがリピート処理中に起つた時、リピート処理
をしている命令のオペレータとオペランドが同じ
アドレスのプログラムメモリに格納されている時
には問題は生じない。しかし、リピート処理を一
般化した時、メモリにはオペレータをひとつだけ
記憶しこのオペレータの処理対象となるオペラン
ドを順に記憶しておくという形態をとる事が考え
られる。しかしながら、このリピート処理中の割
込みは正常には動作しない。例えば第１図に示す
ように、ｎ番地のメモリにオペレータとして比較
を指示する命令コード１が、ｎ＋１番地からｎ＋
４番地には、オペランドとして、メモリのアドレ
スds₁２、dd₁３、ds₂４、dd₂５が格納されている
とする。そしてリピート処理で、メモリのds₁番
地の内容６と、dd₁番地の内容７との比較を終
え、プログラムカウンタが、ｎ＋３の値を示した
ところで割込みが発生したとする。割込み発生
後、プログラムカウンタの値、ｎ＋３は待避され
る。そして割込み先の処理が行われた後、待避し
ておいた値ｎ＋３がプログラムカウンタ復帰され
る。しかし割込み先の処理の中で新しい命令コー
ドが命令レジスタにフエツチされているため、割
込みから復帰後の命令レジスタには、比較を指示
する命令コード１は既に存在しない。そこで割込
みから復帰後はマイクロコンピユータは正しく動
作しなくなる。これを防ぐ方法として、リピート
処理中は割込み処理を行わないという方法が考え
られる。しかし、一般に割込みは速かな応答及び
処理を必要とするものであり、従つてリピート処
理中に割込みの禁止を行うというのは問題があ
る。

（発明の目的）本発明の目的は、従来例で述べた欠点をなく
し、オペレータの後に複数個のオペランドをもつ
形式でリピート処理を行つている時にでも、割込
み処理が可能なプログラム制御装置を提供するこ
とにある。

（発明の構成）本発明のプログラム制御装置は、繰り返し実行
を指示する第１の命令と繰り返し実行対象となる
第２の命令を含む命令群、及びデータを記憶する
メモリと、前記メモリにアドレス信号を与えるプ
ログラムカウンタと、前記プログラムカウンタが
示す前記メモリ内の命令を一時記憶する命令レジ
スタと、前記第１の命令によりプリセツトされ、
前記第２の命令の実行終了毎にその値を１ずつ減
じるリピートカウンタと、前記リピートカウンタ
が最初に１だけ減じられた時セツトされ、前記リ
ピートカウンタの内容が零になつた時リセツトさ
れるリピートフラツグと、前記リピートフラツグ
がリセツトされている状態で割込を受理した時
は、その時点の前記プログラムカウンタ、前記リ
ピートカウンタ、前記リピートフラツグの内容の
前記メモリへの退避と前記リピートカウンタ、前
記リピートフラツグのリセツトを行ない、前記リ
ピートフラツグがセツトされている状態で割込を
受理した時は、これらの退避に先立ち、前記命令
レジスタの内容の前記メモリへの退避を行なう手
段と、割込からの復帰時、最初に前記メモリから
前記リピートカウンタ、前記リピートフラツグの
内容を復帰し、復帰した前記リピートフラツグが
リセツト状態なら、前記プログラムカウンタの内
容を前記メモリから復帰し、復帰した前記リセツ
トフラツグがセツト状態なら前記プログラムカウ
ンタの内容、前記命令レジスタの内容を前記メモ
リから復帰する手段とを有することを特徴とす
る。

そして上記の構成により、前記リピートカウン
タが最初に１だけ減じられた時から、前記リピー
トカウンタの内容が零になるまでの間セツトされ
る前記リピートフラツグを参照することにより、
繰り返し実行中の前記第２の命令の一つの命令実
行が終了した時点で割込を受理した時、前記プロ
グラムカウンタ、前記リピートカウンタ、前記リ
ピートフラツグの内容の前記メモリへの退避、前
記リピートカウンタ、前記リピートフラツグのリ
セツト以外に、前記命令レジスタの内容の前記メ
モリへの退避を行なうか否かの判定を行ない、割
込からの復帰処理では、前記メモリから復帰した
前記リピートフラツグを参照することにより、前
記プログラムカウンタ、前記リピートカウンタの
前記メモリからの復帰以外に、前記命令レジスタ
の内容の前記メモリからの復帰を行なうか否かの
判断を行なうことにより、前記第２の命令が、前
記プログラムカウンタで示されるオペランドを持
つ場合でも、割り込み処理を可能にするという作
用効果を奏する。

（実施例の説明）第２図に本発明の一実施例を示す。メモリ８
は、命令あるいは演算データを記憶し、プログラ
ムカウンタ９はメモリ８に格納されているプログ
ラムの実行アドレスを示す。命令レジスタ１０
は、プログラムカウンタ９によつて示されたメモ
リ８の内容を命令コードとして一時記憶する。リ
ピートカウンタ１１はデータバス１２から初期値
を設定されその後零になるまで、命令レジスタ１
０に格納されていく命令コードが実行される度に
その値を減じてゆく。リピートフラツグ１３は、
リピートカウンタ１１に初期値が設定された後命
令レジスタ１０に格納された命令コードがくり返
し実行されてゆく過程において、１回目の実行が
終了した時点でセツトされ、最終回の実行が終了
した時点でリセツトされるフラツグである。スタ
ツクポインタ１４はメモリ８とアドレスバス１５
と共に割込み発生時に、プログラムカウンタ９、
リピートカウンタ１１、リピートフラツグ１３等
を待避する手段を実現している。すなわち、割込
み発生時には、スタツクポインタ１４が示すアド
レスのメモリ８に前述のプログラムカウンタ９等
を格納する。割込みフラツグ１６は、外部条件で
セツトされ、割込み処理が開始された時点で、制
御部１７の出力でリセツトされるフラツグであ
る。制御部１７は、命令レジスタ１０、リピート
フラツグ１３、割込みフラツグ１６のそれぞれの
出力と、リピートカウンタ１１の内容が零である
ことを示す零検出信号１８とを入力とし、前述の
各構成要素を制御する。

第３図に第２図に示した制御部１７の一構成例
を示す。サイクルカウンタ１９は、命令レジスタ
１０に命令コードが格納された時点でリセツトさ
れ、その後１マシンサイクル毎にインクレメント
されるカウンタである。PLA（Programable
Logic Array）２０は、命令レジスタ１０、サイ
クルカウンタ１９、割込みフラツグ１６、リピー
トフラツグ１３、零検出信号１８を入力とし、こ
れらをそのAND部でデコードし、OR部から各種
の制御信号２１を出力する。なお、後述のタイミ
ングで制御部１７を動作させる都合上、PLA２
０の入力は後述のクロツクT2でイネーブルとな
るラツチ２２を用いて同期をとる。

第４図には、第２図に示した一実施例の動作タ
イミングを示す。１マシンサイクルをT0からT4
の５つのクロツクで構成する。T0からT1の間で
メモリ８がアクセスされ、T1で命令コードが命
令レジスタ１０に格納される。またこの時サイク
ルカウンタ１９はリセツトされる。命令コードが
命令レジスタ１０に格納された後は、サイクルカ
ウンタ１９はT1のタイミングでカウントアツプ
される。T2は、PLA２０のデコードのためのタ
イミングであり、PLA１９の入力部に設けた同
期用のラツチ２２がイネーブルとなる。T3とT4
は、メモリ８からデータをデータバス１２にとり
出したり、あるいはデータバス１２の内容をメモ
リ８に書き込むために用いる。すなわちT3のタ
イミングからメモリ８のアクセスが開始され、
T4のタイミングでデータがデータバス１２に出
力される。逆に、T4のタイミングでデータバス
１２の内容がメモリ８に書き込まれる。またT4
のタイミングでリピートカウンタ１１はデータバ
ス１２から初期値を設定されたり、あるいは、そ
の値をデクリメントする。リピートフラツグ１３
は、T3のタイミングでセツト、リセツトされ
る。

第５図に、第４図のタイミングに従うリピート
カウンタ１１、リピートフラツグ１３の一構成例
を示す。ダウンカウンタ２３は、プリセツトデー
タ入力端子２４、プリセツトイネーブル端子２
５、カウントダウンクロツク入力端子２６、リセ
ツト端子２７及び出力端子２８を持つ。プリセツ
トイネーブル端子２５が“１”になると、ダウン
カウンタ２３は、プリセツトデータ入力端子２４
の値を内部のフリツプフロツプにセツトする。そ
の後カウントダウンクロツク入力端子２６が
“１”になるとダウンカウンタ２３はその値をデ
クレメントしてゆく。ダウンカウンタ２３の出力
２８すなわちダウンカウンタ２３を構成している
フリツプフロツプ（図示せず）の出力は、出力バ
ツフア２９を通してデータバス１２に出力され
る。ダウンカウンタ２３の出力２８は、零検出回
路３０にも接続されている。零検出回路３０は、
入力が総て零である時にその出力３１を“１”に
する。ゲート３２は制御部１６の出力である制御
信号PRES３３あるいはPOP３４が“１”の時T4
タイミングで、プリセツトイネーブル端子２６を
“１”とする。ここで制御信号PRES３３は、ダ
ウンカウンタ２３に初期値を設定する命令が実行
された時に“１”となり、制御信号POP３４
は、割込み処理から復帰する時に“１”となる。
ゲート３５は、制御部１６の出力である制御出力
DEC３６が“１”であり、かつ、ダウンカウン
タ２３の内容が零でない時のT4タイミングで、
カウントダウンクロツク入力端子２６を“１”と
する。ここで制御信号DEC３６は、命令レジス
タ１０に格納されている命令がリピート処理を行
えるものである時、その命令が数マシンサイクル
かかつて実行されていく中で、各最後のマシンサ
イクルで“１”となるようにPLA２０をプログ
ラムしておくことにより出力される。リピートフ
ラツグ１３は、フリツプフロツプ３７と、出力ゲ
ート３８とから構成されている。第５図に示すよ
うに、制御出力DEC３６が“１”であるT3タイ
ミングの時、もしダウンカウンタ２３の内容が零
でないならフリツプフロツプ３７の出力REP３
９は“１”となり、ダウンカウンタ２３の内容が
零であるならばREP３９は“０”となる。フリ
ツプフロツプ３７の出力REP３９はまた、制御
信号POP３４が“１”である時のT4タイミング
でデータバス１２の内容に応じてセツトもしくは
リセツトされる。制御部１６の出力である制御信
号PSH４０は、割込み処理時に“１”となりT4
タイミングでリピートカウンタ１１、リピートフ
ラツグ１３の内容をデータバス１２に出力する。
そしてこれらの値はスタツクポインタ１４が指示
するアドレスのメモリ８に格納される。そしてそ
の後制御信号RES４１が“１”となりリピート
カウンタ１１、リピートフラツグ１３はリセツト
される。また、零検出回路３０の出力信号ZERO
１８は、前述のように制御部１７に接続されてい
る。

第６図は、第１図に示したプログラムを実行す
る時のリピートカウンタ１１、リピートフラツグ
１３の動作の一例を示すタイムチヤートである。
リピートカウンタに初期値を設定する命令が命令
レジスタ１０に格納されると、これが制御部１７
でデコードされ、制御信号PRES３３が出力され
る。この時、第６図に示すようにマシンサイクル
４１のT4タイミングでゲート３２の出力が
“１”となり、データバス１２の内容がダウンカ
ウンタ２３にプリセツトされ従つて零検出回路３
０の出力は“０”となる。ここでデータバス１２
上のデータは、メモリ８の内容もしくは命令レジ
スタ１０に格納されている命令データの一部であ
り今の場合２とする。

マシンサイクル４２のT2からマシンサイクル
４３のT1の間に、ｎ＋１番地とｎ＋２番地のメ
モリの内容ds₁及びdd₁を用いてds₁番地とdd₁番地
のメモリの内容が比較されリピート処理の１回目
を終了する。そして終了時のプログラムカウンタ
の値はｎ＋３となる。マシンサイクル４３のT1
では本来新しい命令コードが命令レジスタ１０に
とり込まれるが零検出回路３０の出力が“０”の
時は、とり込まないようにPLA２０をプログラ
ムしておくことにより、マシンサイクル４４から
は再び比較命令１が実行される。またマシンサイ
クル４３では制御信号DEC３６が“１”となる
ようにPLA２０をプログラムしておく。そこで
マシンサイクル４３のT4では、ゲート３５の出
力は“１”となりリピートカウンタの値は１とな
る。またマシンサイクル４３のT3では零検出回
路３０の出力３１が“０”であるのでリピートフ
ラツグが“１”となり、リピート処理の１回目が
終了したことをあらわす。

マシンサイクル４４のT2からマシンサイクル
４５のT1の間に、ｎ＋３番地とｎ＋４番地のメ
モリの内容ds₂4、dd₂5が出力されてds₂番地のメ
モリの内容４６とdd₂番地のメモリの内容４７の
比較が行われてリピート処理の２回目が終了す
る。またリピートカウンタ１１、リピートフラツ
グ１３及び命令リピートカウンタ１０の動作は、
リピート処理の１回目の場合と同様である。但
し、マシンサイクル４５のT4でリピートカウン
タ１１の内容は零となるので零検出回路３０の出
力は“１”となる。また、マシンサイクル４５が
終了した時のプログラムカウンタ９の値はｎ＋５
となる。

マシンサイクル４８からマシンサイクル４９に
かけてリピート処理の３回目すなわち最終回の処
理が行われる。そしてマシンサイクル４９のT3
では零検出回路３０の出力は“１”であるのでリ
ピートフラツグ１３の出力は“０”となる。この
ように、リピートフラツグ１３は、リピート処理
の１回目の終了時から最終回の終了時までの間
“１”となる。マシンサイクル４９の終了時のプ
ログラムカウンタの値はｎ＋７となる。

マシンサイクル５０のT2で零検出回路３０の
出力は“１”でありプログラムカウンタの値はｎ
＋７であるので新しい命令５１が命令レジスタ１
０に格納される。

次に割込み処理について述べる。割込みフラツ
グ１６がセツトされると、制御部１７はこれをデ
コードし、割込み処理を開始する。割込み時、第
７図に示す手順に従うようにPLA２０をプログ
ラムしておく。すなわち、リピートフラツグ１３
が“１”ならば、スタツクポインタ１４の値を１
つ減じ、この値が示すメモリ８に命令レジスタ１
０の内容を待避する。次にスタツクポインタ１４
の値を１つ減じこの値が示すメモリ８にプログラ
ムカウンタ９の内容を待避する。さらにスタツク
ポインタ１４の値を１つ減じると共に制御信号
PSH４０を“１”にしメモリ８にリピートカウン
タ１１、リピートフラツグ１３を待避する。そし
て待避後は制御信号RES４１を“１”にしリピ
ートカウンタ１１、リピートフラツグ１３をリセ
ツトする。最後に割込み先の実行アドレスをプロ
グラムカウンタ９に設定することにより割込み先
のプログラムの実行を開始する。またリピートフ
ラツグが“０”ならば、命令レジスタ１０の待避
は行わない。そこで、例えば第６図のマシンサイ
クル４４のT2で割込みフラツグ１６がセツトさ
れるとこれ以降、制御部１７は第７図に従つて制
御信号を出力する。そこでメモリ８には、比較命
令１、ｎ＋３という値をもつプログラムカウンタ
９、１という値をもつリピートカウンタ１１、及
び“１”という状態をもつリピートフラツグ１３
が格納される。

割込み先のプログラムの最後には割込み復帰命
令を格納しておく。この割込み復帰命令によつ
て、第８図に示す手順に従つて制御信号を出力す
るように、PLA２０をプログラムしておく。す
なわち、先ずメモリ８に待避しておいたリピート
カウンタ１１、リピートフラツグ１３の値を復帰
する。次にスタツクポインタ１４の値を１つイン
クレメントしメモリ８に待避しておいたプログラ
ムカウンタ９の値を復帰する。そして最初に復帰
したリピートフラツグ１３の値を判断し、その値
が“１”ならば、さらにスタツクポインタ１４を
１つインクレメントしメモリ８に待避しておいた
命令コードを命令レジスタ１０に復帰することに
より、この命令コードを実行する。復帰したリピ
ートフラツグ１３の値が“０”ならば、命令レジ
スタ１０への復帰は行わず、復帰したプログラム
カウンタ９によつてさし示されるメモリ８の内容
を命令レジスタ１０へ格納する。次に例として第
６図に示すマシンサイクル４４のT2タイミング
から割込み処理を開始したプログラムが、割込み
から復帰する場合を考える。第８図に示した手順
に従つて制御部１７は制御信号を出力する。そこ
で先ずメモリ８からリピートカウンタ１１、リピ
ートフラツグ１３の値を復帰する。そこでリピー
トカウンタ１１の値は１、リピートフラツグ１３
の値は“１”となる。次にメモリ８からプログラ
ムカウンタ９の値が復帰されｎ＋３となる。今、
復帰したリピートフラツグ１３が“１”であるの
で、さらにメモリ８から命令コードが復帰され、
命令レジスタ１０には比較命令１が格納される。
そしてプログラムカウンタ９の値ｎ＋３がさし示
すメモリ８の値ds₂4のメモリ８がアクセスされ
る。すなわち、割込みにより中断していたリピー
ト処理の２回目を開始する。

（発明の効果）以上述べたように、本発明によればひとつのオ
ペレータとそれに続くアドレスのメモリに連続し
て複数個のオペランドを格納するという命令形式
によりストリングス処理を可能とするマイクロコ
ンピユータにおいて、プログラムカウンタが現在
実行中の命令のオペレータを示しておらずオペラ
ンドのみを示している場合においても割込みが可
能となる。すなわち、リピートカウンタが最初に
１だけ減じられた時から、リピートカウンタの内
容が零になるまでの間セツトされるリピートフラ
ツグを参照することにより、繰り返し実行中の第
２の命令の一つの命令実行が終了した時点で割込
を受理した時、プログラムカウンタ、リピートカ
ウンタ、リピートフラツグの内容のメモリへの退
避、リピートカウンタ、リピートフラツグのリセ
ツト以外に、命令レジスタの内容のメモリへの退
避を行なうか否かの判定を行なう。そして、割込
からの復帰処理では、メモリから復帰したリピー
トフラツグを参照することにより、プログラムカ
ウンタ、リピートカウンタのメモリからの復帰以
外に、命令レジスタの内容のメモリからの復帰を
行なうか否かの判断を行なう。これにより前記第
２の命令が、前記プログラムカウンタで示される
オペランドを持つ場合でも、割り込み処理を可能
にするという作用効果を奏する。したがつて、割
込みという急を要するプログラムの起動のために
設けられた機能を何ら損うことなく、ストリング
処理を行うことができる。またこれらの機能を実
現するために、従来のマイクロコンピユータのプ
ログラム制御装置に追加すべきハードウエアの主
たるものは、ダウンカウンタとフリツプフロツプ
であり、顕著なハードウエアの増加はない。

【図面の簡単な説明】

第１図はリピート処理プログラムの一例を、第
２図は本発明の一実施例を、第３図は第２図中の
制御部の一構成例を、第４図は本発明の一実施例
に用いたタイミングを、第５図は第２図中のリピ
ートカウンタ、リピートフラツグの一構成例を、
第６図は第１図に示したプログラムを第２図に示
した本発明の一実施例で実行した時のタイミング
を、第７図は割込み処理を行うために第３図中の
PLAにプログラムされている制御手順を、第８
図は、割込み復帰処理を行うために第３図中の
PLAにプログラムされている制御手順をそれぞ
れ示す。８…メモリ、９…プログラムカウンタ、１０…
命令レジスタ、１１…リピートカウンタ、１３…
リピートフラツグ、１４…スタツクポインタ、２
３…ダウンカウンタ、３０…零検出回路、３７…
フリツプフロツプ。

Claims

【特許請求の範囲】

１繰り返し実行を指示する第１の命令と繰り返
し実行対象となる第２の命令を含む命令群、及び
データを記憶するメモリと、前記メモリにアドレ
ス信号を与えるプログラムカウンタと、前記プロ
グラムカウンタが示す前記メモリ内の命令を一時
記憶する命令レジスタと、前記第１の命令により
プリセツトされ、前記第２の命令の実行終了毎に
その値を１ずつ減じるリピートカウンタと、前記
リピートカウンタが最初に１だけ減じられた時セ
ツトされ、前記リピートカウンタの内容が零にな
つた時リセツトされるリピートフラツグと、前記
リピートフラツグがリセツトされている状態で割
込を受理した時は、その時点の前記プログラムカ
ウンタ、前記リピートカウンタ、前記リピートフ
ラツグの内容の前記メモリへの退避と前記リピー
トカウンタ、前記リピートフラツグのリセツトを
行ない、前記リピートフラツグがセツトされてい
る状態で割込を受理した時は、これらの退避に先
立ち、前記命令レジスタの内容の前記メモリへの
退避を行なう手段と、割込からの復帰時、最初に
前記メモリから前記リピートカウンタ、前記リピ
ートフラツグの内容を復帰し、復帰した前記リピ
ートフラツグがリセツト状態なら、前記プログラ
ムカウンタの内容を前記メモリから復帰し、復帰
した前記リピートフラツグがセツト状態なら前記
プログラムカウンタの内容、前記命令レジスタの
内容を前記メモリから復帰する手段とを有するこ
とを特徴とするプログラム制御装置。