JPS62293644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62293644A JPS62293644A JP13654886A JP13654886A JPS62293644A JP S62293644 A JPS62293644 A JP S62293644A JP 13654886 A JP13654886 A JP 13654886A JP 13654886 A JP13654886 A JP 13654886A JP S62293644 A JPS62293644 A JP S62293644A
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- film
- wiring
- hole
- substrate
- resin film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に多層配線を
備えた高密度な半導体装置の製造方法に関するものであ
る。
備えた高密度な半導体装置の製造方法に関するものであ
る。
従来の技術
近年半導体装置、たとえばＩＣはますます高集積化され
る傾向にあり、素子および配線の微細化・高密度化およ
び配線の多層化が図られている。
る傾向にあり、素子および配線の微細化・高密度化およ
び配線の多層化が図られている。
特に微細な配線を多層化しても、ＩＣの信頼性を低下さ
せずに、歩留りの向上する多層配線の製造方法の開発が
望まれている。
せずに、歩留りの向上する多層配線の製造方法の開発が
望まれている。
従来の多層配線の製造方法について第３図を用いて説明
する。第３図において、１１はＳｉ基板、１２はＳｉＯ
２膜、１３は下層Ａｄ配線、１４はＣＶＤ−５ｉｎ２膜
、１５は接続用スルーホール、１６は上層Ａｌ配線であ
る。
する。第３図において、１１はＳｉ基板、１２はＳｉＯ
２膜、１３は下層Ａｄ配線、１４はＣＶＤ−５ｉｎ２膜
、１５は接続用スルーホール、１６は上層Ａｌ配線であ
る。
壕ず各素子がすでに形成されたＳ１基板１１にＳｉＯ□
膜１２全１２形成し、そのＳｉ基板１１上にＡ１層を蒸
着した後、ホトエッチ技術を用いて所定の下層ムｌ配線
１３ および配線接続用パッド部１３ａ（下層ムｌ配線
の一部）を形成する（第３図人）。その後、ＣＶＤ法あ
るいはプラズマｃｖＤ法ニヨリＳｉ基板１１１Ｃ８ｉ０
２膜１４を被覆形成する（第３図Ｂ）。そして、ホトエ
ッチ技術を用いて下層Ａｌｌ配線バフ部１３Ｉ！Ｌ上の
ＳｉＯ２膜１４に所定の接続用スルーホール１５を開口
する。ここで、パッド部１３ｆＬの寸法はスルーホール
１６のそれより合わせ余裕の分だけ広く無けれがならな
い。また、配線の微細化が進む中で、スルーホール１５
は異方性ドライエツチング（以下ＲＩＢという）により
形成され、垂直でアスペクト比の大きい穴になる（第３
図Ｃ）。第３図Ｃは第４図のＢ −Ｂ’線断面図である
。その後、Ｓｉ基板１１にＡ１層を蒸着した後、ホトエ
ッチ技術を用いて上層ムｌ配線１６を形成し、ＩＣは出
来上がる（第３図Ｄ）。
膜１２全１２形成し、そのＳｉ基板１１上にＡ１層を蒸
着した後、ホトエッチ技術を用いて所定の下層ムｌ配線
１３ および配線接続用パッド部１３ａ（下層ムｌ配線
の一部）を形成する（第３図人）。その後、ＣＶＤ法あ
るいはプラズマｃｖＤ法ニヨリＳｉ基板１１１Ｃ８ｉ０
２膜１４を被覆形成する（第３図Ｂ）。そして、ホトエ
ッチ技術を用いて下層Ａｌｌ配線バフ部１３Ｉ！Ｌ上の
ＳｉＯ２膜１４に所定の接続用スルーホール１５を開口
する。ここで、パッド部１３ｆＬの寸法はスルーホール
１６のそれより合わせ余裕の分だけ広く無けれがならな
い。また、配線の微細化が進む中で、スルーホール１５
は異方性ドライエツチング（以下ＲＩＢという）により
形成され、垂直でアスペクト比の大きい穴になる（第３
図Ｃ）。第３図Ｃは第４図のＢ −Ｂ’線断面図である
。その後、Ｓｉ基板１１にＡ１層を蒸着した後、ホトエ
ッチ技術を用いて上層ムｌ配線１６を形成し、ＩＣは出
来上がる（第３図Ｄ）。
発明が解決しようとする問題点
このように製造されたＩＣでは、第４図に示すように（
ここで第４図は第３図ＣにおけるＩＣの概略平面図であ
る）、下層Ａｌ配線のパッド部１３ａの寸法はスルーホ
ール１６の寸法よシ広くなるため、下層人ｌ配線の配線
ピッチの縮小には限界が生じ、配線の高密度化の障害と
なる。また、第３図りに示すように、スルーホール１５
は垂直でアスペクト比の大きい穴になるため、上層人ｌ
配線１６の形成において、穴の段差部での上層Ａｄ配線
１６のステップカバレジが劣化し、段切れが生じやすく
なり、配線の微細化の障害となる。
ここで第４図は第３図ＣにおけるＩＣの概略平面図であ
る）、下層Ａｌ配線のパッド部１３ａの寸法はスルーホ
ール１６の寸法よシ広くなるため、下層人ｌ配線の配線
ピッチの縮小には限界が生じ、配線の高密度化の障害と
なる。また、第３図りに示すように、スルーホール１５
は垂直でアスペクト比の大きい穴になるため、上層人ｌ
配線１６の形成において、穴の段差部での上層Ａｄ配線
１６のステップカバレジが劣化し、段切れが生じやすく
なり、配線の微細化の障害となる。
本発明はこのような従来の問題を鑑みてなされたもので
、簡便な製造方法で下層Ａｄ配線の配線幅と等しい接続
用スルーホールの形成が可能な高密度なＩＣの製造方法
の提供を目的としている。
、簡便な製造方法で下層Ａｄ配線の配線幅と等しい接続
用スルーホールの形成が可能な高密度なＩＣの製造方法
の提供を目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するために、下層金属配線を
形成した半導体基板上に層間絶縁膜を被覆形成し、その
後、少なくとも下層金属配線の近傍の凹部に第１の樹脂
被膜を埋め込み形成後、下層金属配線上の所定領域を開
口した第２の感光性樹脂被膜を形成し、この開口部に露
出した層間絶縁膜をエツチングして接続用スルーホール
を形成するものである。
形成した半導体基板上に層間絶縁膜を被覆形成し、その
後、少なくとも下層金属配線の近傍の凹部に第１の樹脂
被膜を埋め込み形成後、下層金属配線上の所定領域を開
口した第２の感光性樹脂被膜を形成し、この開口部に露
出した層間絶縁膜をエツチングして接続用スルーホール
を形成するものである。
作用
本発明は上記の構成によシ、第２の感光性樹脂被膜の開
口部では下層金属配線の近傍の凹部に第１の樹脂被膜が
埋め込まれているので、露出した層間絶縁膜をエツチン
グすると下層金属配線の配線幅に等しい接続用スルーホ
ールを自己整合的に形成される。
口部では下層金属配線の近傍の凹部に第１の樹脂被膜が
埋め込まれているので、露出した層間絶縁膜をエツチン
グすると下層金属配線の配線幅に等しい接続用スルーホ
ールを自己整合的に形成される。
実施例
本発明の一実施例について第１図を用いて説明する。第
１図において、１はＳｉ基板、２はＳｉＯ２膜、３は下
層Ａｄ配線、４はＯＶ Ｄ −５ｉｎ２膜、６は第１の
ホトレジスト膜、６は第２のホトレジスト膜、７は接続
用スルーホール、８は上層Ａｇ配線である。
１図において、１はＳｉ基板、２はＳｉＯ２膜、３は下
層Ａｄ配線、４はＯＶ Ｄ −５ｉｎ２膜、６は第１の
ホトレジスト膜、６は第２のホトレジスト膜、７は接続
用スルーホール、８は上層Ａｇ配線である。
まず各素子（図示せず）がすでに形成されたＳ工基板１
にＳｉＯ２膜２を被覆形成し、このＳｉ基板１上にスパ
ッタリング法により下層配線としての人４（アルミニウ
ム）層を蒸着した後、ホトエッチ技術を用いて所定の下
層人ｌ配線３を形成する（第１図人）。そして、このＳ
ｉ基板１上に層間絶縁膜としてＣＶＤ法あるいはプラズ
マＣＶＤ法により５１０２膜４を被覆形成する（第１図
Ｂ）。
にＳｉＯ２膜２を被覆形成し、このＳｉ基板１上にスパ
ッタリング法により下層配線としての人４（アルミニウ
ム）層を蒸着した後、ホトエッチ技術を用いて所定の下
層人ｌ配線３を形成する（第１図人）。そして、このＳ
ｉ基板１上に層間絶縁膜としてＣＶＤ法あるいはプラズ
マＣＶＤ法により５１０２膜４を被覆形成する（第１図
Ｂ）。
次いで、このＳｉ基板１上に樹脂被膜として例えば第１
のホトレジスト膜６を塗布形成する。ここで、この第１
のホトレジスト膜５は下層人ｌ配線３の近傍で平坦にな
っていることが望ましい（第１図Ｃ）。その後、このＳ
ｉ基板１を酸素雰囲気中でＲＩＥを行ない、下層ムｌ配
線３上の５ｉ０２膜４の表面が露出するまで、第１のホ
トレジスト膜６をエッチバックする。こうすると、少な
くとも下層ムｌ配線３の近傍の凹部に第１のホトレジス
ト膜５ａを埋め込み形成できる（第１図Ｄ）。
のホトレジスト膜６を塗布形成する。ここで、この第１
のホトレジスト膜５は下層人ｌ配線３の近傍で平坦にな
っていることが望ましい（第１図Ｃ）。その後、このＳ
ｉ基板１を酸素雰囲気中でＲＩＥを行ない、下層ムｌ配
線３上の５ｉ０２膜４の表面が露出するまで、第１のホ
トレジスト膜６をエッチバックする。こうすると、少な
くとも下層ムｌ配線３の近傍の凹部に第１のホトレジス
ト膜５ａを埋め込み形成できる（第１図Ｄ）。
次いで、このＳｉ基板１上に感光性樹脂被膜として例え
ば第２のホトレジスト膜６を塗布形成し、所定の下層人
ｌ配線３上のみを配線幅より広く開口する（第１図Ｅ）
。その後、第２のホトレジスト膜６をマスクに例えばＣ
ＨＦ、ガス雰囲気中でＳｉ０２膜４をＲＩＥする。こう
すると、第２のホトレジスト膜６の開口部では、下層Ａ
ｄ配線３の近傍の凹部に第１のホトレジスト膜５＆が埋
め込まれているので、露出したＳｉＯ２膜４のみをエツ
チング除去して接続用スルーホール７を形成できる（第
１図Ｆ）。第１図Ｆは第３図のＡ−人′線断面を示す。
ば第２のホトレジスト膜６を塗布形成し、所定の下層人
ｌ配線３上のみを配線幅より広く開口する（第１図Ｅ）
。その後、第２のホトレジスト膜６をマスクに例えばＣ
ＨＦ、ガス雰囲気中でＳｉ０２膜４をＲＩＥする。こう
すると、第２のホトレジスト膜６の開口部では、下層Ａ
ｄ配線３の近傍の凹部に第１のホトレジスト膜５＆が埋
め込まれているので、露出したＳｉＯ２膜４のみをエツ
チング除去して接続用スルーホール７を形成できる（第
１図Ｆ）。第１図Ｆは第３図のＡ−人′線断面を示す。
その後、第１および第２のホトレジスト膜５ａ。
６を灰化処理して除去する（第１図Ｇ）。
次いで、このＳｉ基板１上にスパッタリング法により上
層配線としてのＡ１層を蒸着した後、ホトエッチ技術を
用いてスルーホール７に接続する所定の上層人ｌ配線８
を形成して、本実施例のＩＣは出来上がる（第１図Ｈ）
。
層配線としてのＡ１層を蒸着した後、ホトエッチ技術を
用いてスルーホール７に接続する所定の上層人ｌ配線８
を形成して、本実施例のＩＣは出来上がる（第１図Ｈ）
。
このように製造されたＸａの多層配線では、第２図に示
すように（ここで第２図は第１図ＦにおけるＩＣの概略
平面図である。）、スルーホール７の幅は、下層Ａｄ配
線３の近傍の凹部に埋め込み形成された第１のホトレジ
スト膜５！Ｌにより、自己整合的に下層Ａ７配線３の配
線幅と等しくなるので、従来のような合わせ余裕の分だ
け広いパッド部を設ける必要がないため、下層ムｌ配線
の配線ピッチは縮小できる。
すように（ここで第２図は第１図ＦにおけるＩＣの概略
平面図である。）、スルーホール７の幅は、下層Ａｄ配
線３の近傍の凹部に埋め込み形成された第１のホトレジ
スト膜５！Ｌにより、自己整合的に下層Ａ７配線３の配
線幅と等しくなるので、従来のような合わせ余裕の分だ
け広いパッド部を設ける必要がないため、下層ムｌ配線
の配線ピッチは縮小できる。
また、第１図Ｈに示すように、スルーホール７は構形状
となるため、下層金属配線３の配線方向と垂直な方向は
ＳｉＯ２膜４の垂直な段差部がないため、上層人ｌ配線
８の形成において、スルーホール７で上層ムｌ配線８が
段切れを生じることがないので、配線を微細化してもＩ
Ｃの信頼性および歩留りの低下を招くことがない。
となるため、下層金属配線３の配線方向と垂直な方向は
ＳｉＯ２膜４の垂直な段差部がないため、上層人ｌ配線
８の形成において、スルーホール７で上層ムｌ配線８が
段切れを生じることがないので、配線を微細化してもＩ
Ｃの信頼性および歩留りの低下を招くことがない。
なお、本実施例において樹脂被膜は、第１のホトレジス
ト膜５を用いていたが、これは他のポリイミド膜等の有
機材料による樹脂被膜としてもよい。また、層間絶縁膜
はＳｉＯ２膜４としたが、これはＰＳＧ膜あるいはＳｉ
５ｋＴ ４膜等としても、本効果が得られるのは言５
までもない。
ト膜５を用いていたが、これは他のポリイミド膜等の有
機材料による樹脂被膜としてもよい。また、層間絶縁膜
はＳｉＯ２膜４としたが、これはＰＳＧ膜あるいはＳｉ
５ｋＴ ４膜等としても、本効果が得られるのは言５
までもない。
発明の効果
以上のように、本発明の半導体装置の製造方法によれば
、下層ｋｌ配線の近傍の凹部に樹脂被膜を埋め込み形成
することにより、自己整合的に接続用スルーホールを開
口できるので、多層配線を備えた半導体装置において微
細な配線の高密度化を実現できるものである。
、下層ｋｌ配線の近傍の凹部に樹脂被膜を埋め込み形成
することにより、自己整合的に接続用スルーホールを開
口できるので、多層配線を備えた半導体装置において微
細な配線の高密度化を実現できるものである。
第１図人〜Ｈは本発明の一実施例における工Ｃの製造方
法を説明するだめの工程断面図、第２図は第１図Ｆにお
けるＩＣの概略平面図、第３図は従来のＩＣの製造方法
を説明するための工程断面図、第４図は第３図Ｃにおけ
るＩＣの概略平面図である。 １・・・・・・半導体基板、３・・・・・・下層金属配
線、４・・・・・・層間絶縁膜、６・・・・・・樹脂被
膜、６・・・・・・感光性樹脂被膜、°γ・・・・・・
接続用スルーホール、８・・・・・・上層金属配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−−ＳＬ基板 ４−−− ５Ｌ（ｈ服 （Ｃ）５ シΔ 図 −ｇ ｃ ｌ−へ り ２ 第２図 ８−一下層Ａｌ配緩 ７−ｓ洗用スｌレー水−ル 第４図 ＞ → °ぐ １ Ｑ ６
法を説明するだめの工程断面図、第２図は第１図Ｆにお
けるＩＣの概略平面図、第３図は従来のＩＣの製造方法
を説明するための工程断面図、第４図は第３図Ｃにおけ
るＩＣの概略平面図である。 １・・・・・・半導体基板、３・・・・・・下層金属配
線、４・・・・・・層間絶縁膜、６・・・・・・樹脂被
膜、６・・・・・・感光性樹脂被膜、°γ・・・・・・
接続用スルーホール、８・・・・・・上層金属配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−−ＳＬ基板 ４−−− ５Ｌ（ｈ服 （Ｃ）５ シΔ 図 −ｇ ｃ ｌ−へ り ２ 第２図 ８−一下層Ａｌ配緩 ７−ｓ洗用スｌレー水−ル 第４図 ＞ → °ぐ １ Ｑ ６
Claims (2)
- （１）半導体基板の一主面上に、下層金属配線を形成す
る工程と、前記半導体基板上に層間絶縁膜を設ける工程
と、少なくとも前記下層金属配線の近傍の凹部に第１の
樹脂被膜を設ける工程と、前記下層金属配線上の所定領
域を開口した第２の感光性樹脂被膜を設ける工程と、前
記第２の感光性樹脂被膜の開口部に露出した前記層間絶
縁膜をエッチングして接続用スルーホールを形成する工
程と、前記スルーホールに接続する上層金属配線を形成
する工程を含んでなる半導体装置の製造方法。 - （２）樹脂被膜を設ける工程は、半導体基板上に樹脂被
膜を塗布形成した後、前記半導体基板を酸化性雰囲気中
で反応性イオンエッチングして、前記凹部に前記樹脂被
膜を埋め込み形成する特許請求の範囲第１項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13654886A JPS62293644A (ja) | 1986-06-12 | 1986-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13654886A JPS62293644A (ja) | 1986-06-12 | 1986-06-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293644A true JPS62293644A (ja) | 1987-12-21 |
Family
ID=15177784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13654886A Pending JPS62293644A (ja) | 1986-06-12 | 1986-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5620919A (en) * | 1990-01-12 | 1997-04-15 | Paradigm Technology, Inc. | Methods for fabricating integrated circuits including openings to transistor regions |
-
1986
- 1986-06-12 JP JP13654886A patent/JPS62293644A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5620919A (en) * | 1990-01-12 | 1997-04-15 | Paradigm Technology, Inc. | Methods for fabricating integrated circuits including openings to transistor regions |
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