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JPS62291067A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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Publication number
JPS62291067A
JPS62291067A JP61135296A JP13529686A JPS62291067A JP S62291067 A JPS62291067 A JP S62291067A JP 61135296 A JP61135296 A JP 61135296A JP 13529686 A JP13529686 A JP 13529686A JP S62291067 A JPS62291067 A JP S62291067A
Authority
JP
Japan
Prior art keywords
substrate
film
island
pattern
amorphous silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61135296A
Other languages
English (en)
Inventor
Osamu Sukegawa
統 助川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to DE8787108382T priority patent/DE3782683T2/de
Priority to US07/060,732 priority patent/US4778773A/en
Priority to EP87108382A priority patent/EP0249211B1/en
Publication of JPS62291067A publication Critical patent/JPS62291067A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、液晶ディスプレイの駆動素子等に用いられる
アモルファスシリコン薄膜トランジスタに関し、特にア
イランド形成および平坦化をセルフアライメントで行う
方法に関する。
〔従来の技術〕
一般に逆スタガー型と呼ばれるアモルファスシリコン薄
膜トランジスタの製造方法においては、パターニングさ
れたゲート電極上にゲート絶縁口ψと、活性層となるｉ
−アモルファスシリコン膜ト、オーミック接触をとるた
めのｎ＋−アモルファスシリコン膜とを形成し、しかる
後に、トランジスタ部以外のアモルファスシリコン層を
除去するアイランド形成と呼ばれる工程があるが、従来
はこのアイランド形成の際、アイランド形成用のマスク
を用いたフォトリソグラフィーにより、パターンニング
を行っており、又、しかる後に形成されるドレインソー
ス配線配線は、アイランド部の段差をおおって行ってい
た。
〔発明が解決しようとする問題点〕
上述した従来のアイランド形成は、マスクを用いて露光
を行なうため、液晶ディスプレイの様な大面積パターン
形成グにおいては、（ｉ）マスクの精度、欠陥、（ＩＩ
）露光時の目あわせ、等の点で不利な点が多く、又、ド
レイン・ソース電極形成においては、アイランド部およ
びゲート電極の段差をおおって行っているため、ステッ
プカバレージ、エツチング時のサイドエツチングによる
断線等の問題がある。
〔問題点を解決するだめの手段〕
本発明の薄膜トランジスタの製造方法は、ゲート電極パ
ターンによりセルフアラインメントでアイランド部を形
成し、アイランド外の部分にゲート電極に対してセルフ
アラインメントで平坦化絶縁膜を形成している。
本発明の薄膜トランジスタの製造方法は、透明基板上に
ゲート電極を形成し、その後ゲート絶縁膜を介して半導
体層からなるアイランドを形成する逆スタガー構造の薄
膜トランジスタの製造方法において、アイランドのパタ
ーン形成を基板背面からの露光によって行うことを特徴
とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の断面形状を工程順に
示したものである。最終工程の第１図（ｄ）Ｋついて説
明する。ガラス基板ｌ上にメｒゲート電極２が形成され
、ゲート絶縁膜３がその上にｉおよびｎ＋アモルファス
シリコン４，５および計アモルファスシリコンの酸化保
護層となるＩ　Ｔ　Ｏ（ＩｎｄｉｕｍＴｘｎ　０ｘｉｄ
ｅ　）　６からなるアイランド１１がゲート電極２と同
じパターンで形成されている。アイランド１１以外の部
分には平坦化絶縁膜７が存在しており、アイランド１１
および平坦化絶縁膜７の上をドレイン・ソース配線８と
なるＩＴＯがパターンニングされている。この薄膜トラ
ンジスタは、次の工程を経て形成される。
ガラス基板Ｊに形成されたＣｒゲート電極２上にゲート
絶縁膜３としてシリコン窒化膜を３ＱＱｎｍ。
ｉ−アモルファスシリコン膜４を１１００ｎ、ｎ＋アモ
ルファスシリコン膜５を２０ｎｍプラズマＣＶ　Ｄ法Ｋ
　！っで形成し、その後ＩＴＯ６を２００ｍスパッタリ
ングによって形成する。次にこの基板にポジ型フォトレ
ジストを塗布し、基板背面から露光し現像することによ
り、第１図（ａ）に示される断面のレジストパターン９
が得られる。
次にＩＴＯ６をウェットエツチングによりエツチングし
、ｎおよびｉアモルファスシリコン４゜５をドライエツ
チングによりエツチングし、ポジ型レジスト９を除去し
た後、平坦化絶縁膜７としてシリコン窒化膜を約２００
ｎｍプラズマＣＶＤによって形成することにより、第１
図（ｂ）に示される断面形状もつ基板が得られる。
次にネガ型レジストを塗布し、基板背面から露光し、次
いで現像を行なうことにより、第１図（Ｃ）に示される
ネガレジストパターン１ｏが得られる。
次に平坦化絶縁膜７をエツチングしＩＴＯはエラチング
しない性質をもつ希フッ酸によってアイランド上の平坦
化絶縁膜７を特方性忙エツチングし、ネガレジストパタ
ーン１０を除去した後、ＩＴＯを５Ｑｎｍスパッタリン
グによって成膜してドレインソース配線８のパターンニ
ングを行い、第１図（ｄ）の形状をもつものを得る。
第２図は、本発明の第２の実施例の縦断面図であり、第
１図（Ｃ）の段階のものを示したものである。
平坦化絶縁膜７はスパッタで形成されたＳｉへであり、
アイランド１１のＩＴＯ５上には、プラズマＣＶＤで形
成された水素含有量の多い８ｉＮｘが６００ｎｍ程度も
うけられている。この８ｉＮｘは、第１図に示される実
施例において、アイランド形成前にＩＴＯ６上Ｋ　Ｓｉ
Ｎｘ膜を形成し、その後アイランド形成のエツチングを
行うととＫより形成される。
この構成において、希フッ酸によるエツチングを行うと
、次の２つの理由により、平坦化絶縁膜として５ｉ０２
を用いた平坦化が可能である。
（１）希フッ酸によるエツチングレートが５ｉ０２より
格段に速い。
（２）　　アイランド段差（〜８００ｎｍ）がスパッタ
Ｓｉへ膜厚（〜２ｏｏｎｍ）より大きいのでアイランド
側壁（Ｄ　５ｉｎ２膜厚は２００ｎｍよりうすくなり、
ＳｉＮｘののっているアイランド部が速くエツチングさ
れる。
この実施例では、Ｓｉ６の膜厚差及び５ｉｎ２とＳｉＮ
ｘのエッチレートの差を利用しているため、平坦化のだ
めのパターンニングが削除できるという利点がある。
〔発明の効果〕
以上説明したように本発明は、アイランド部を背面露光
で形成する事によりマスクなしでセルフアラインメント
の形で形成し、しかる後に平坦化のため絶縁膜を形成し
、該絶縁膜をゲートパターンに対してセルフアイインで
アイランド以外の部分に該絶縁膜を残すことにより、マ
スクなしでアイランド形成をすることができ、さらに、
アイランド部の段差の平坦化のパターンニングを背面露
光で行う事により、マスク露光プロセスを削減でき、段
差の少ない形でドレインソース配線が出来配線切れを削
減できる効果がおる。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の第１の実施例の縦断面
図、第２図は本発明の第２の実施例の縦断面図である。 １・・・・・・ガラス基板、２・・・・・・ゲート電極
、３・・・・・・ゲート絶縁膜、４・・・・・・ｉアモ
ルファスシリコン膜、５・・・・・・ｎアモルファスシ
リコン膜、６・・・・・・ＩＴＯ１７・・・・・・平坦
化絶縁膜、８・・・・・・ドレイン・ソース配線、９・
・・・・・ポジレジストパターン、１ｏ・・・・・・ネ
ガレジストパターン、１１・・・・・・アイランド部、
１２・・・・・・５ｉＮｘ０ ｔ−、）７−１ズＩＢ　　　　　　　　　ｔ　−ｒｒｏ
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Claims (3)

    【特許請求の範囲】
  1. （１）透明基板上にゲート電極を形成し、その後ゲート
    絶縁膜を介して半導体層からなるアイランドを形成する
    逆スタガー構造の薄膜トランジスタの製造方法において
    、アイランドのパターン形成を基板背面からの露光によ
    って行なうことを特徴とする薄膜トランジスタの製造方
    法。
  2. （２）前記アイランドのパターン形成後、透明な絶縁膜
    を形成し、アイランドパターン部分の該絶縁膜を除去し
    、しかる後にドレイン・ソース配線を行なうことを特徴
    とする特許請求の範囲第（１）項記載の薄膜トランジス
    タの製造方法。
  3. （３）前記絶縁膜を除去するためのフォトリソグラフィ
    ーを基板背面からの露光により、アイランド部に対して
    セルフアラインメントで行なうことを特徴とする特許請
    求の範囲第（２）項記載の薄膜トランジスタの製造方法
    。
JP61135296A 1986-06-10 1986-06-10 薄膜トランジスタの製造方法 Pending JPS62291067A (ja)

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