JPS6228850A - メモリアドレスマツピング機構 - Google Patents
メモリアドレスマツピング機構Info
- Publication number
- JPS6228850A JPS6228850A JP60168943A JP16894385A JPS6228850A JP S6228850 A JPS6228850 A JP S6228850A JP 60168943 A JP60168943 A JP 60168943A JP 16894385 A JP16894385 A JP 16894385A JP S6228850 A JPS6228850 A JP S6228850A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- line
- memory
- real
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アドレス空間のサイズが異なる複数のアドレ
スモードを持つマイクロプロセッサ使用のコンピュータ
システムに採用して好適なメモリアドレスマツピング機
構に関する。
スモードを持つマイクロプロセッサ使用のコンピュータ
システムに採用して好適なメモリアドレスマツピング機
構に関する。
半導体技術の進展によシ、マイクロプロセッサ及びＬＳ
Ｉが安価に供給される様になって来た。
Ｉが安価に供給される様になって来た。
これらマイクロプロセッサ及びＬＳＩ１任意に組合せる
ことによシ、特定の問題に最適のパフォーマンスヲ発揮
させるコンピュータシステムを構築出来る。マイクロプ
ロセッサに至ってはその発展が特に顕著であシ、マルチ
ユーザ、マルチタスクをサポートする１６ビツトマイク
ロプロセツサが出現する迄に至っている。このマルチグ
ロセッサは、実行アドレスモードに実アドレスモードと
保護板想アドレスモードが存在し、実アドレスモードで
１メガバイト、保護板想アドレスモードでは１６メガバ
イトのアドレス空間迄アクセス可能である。
ことによシ、特定の問題に最適のパフォーマンスヲ発揮
させるコンピュータシステムを構築出来る。マイクロプ
ロセッサに至ってはその発展が特に顕著であシ、マルチ
ユーザ、マルチタスクをサポートする１６ビツトマイク
ロプロセツサが出現する迄に至っている。このマルチグ
ロセッサは、実行アドレスモードに実アドレスモードと
保護板想アドレスモードが存在し、実アドレスモードで
１メガバイト、保護板想アドレスモードでは１６メガバ
イトのアドレス空間迄アクセス可能である。
このマイクロプロセッサを用い次コンピュータシステム
のメモリマツプの一例を第４図に示す。（、）は実アド
レスモード、（ｂ）は保護板想アドレスモードのそれで
ある。図かられかる様に、両モードにおいてアドレス”
ｏ ｏ ｏ ｏ ｏ ｏ ”から始まるメインメモリ
は連続空間になく、途中にグラフィックス用のディスプ
レイバッファ’？ ＩＰＬのためのＲＯＭエリアが割付
けられている。この様な割付けによればアプリケージ、
ンソフトウェア作成時、メモリサイズを考慮する必要が
あシ、プログラマに負担を強いる結果になる。
のメモリマツプの一例を第４図に示す。（、）は実アド
レスモード、（ｂ）は保護板想アドレスモードのそれで
ある。図かられかる様に、両モードにおいてアドレス”
ｏ ｏ ｏ ｏ ｏ ｏ ”から始まるメインメモリ
は連続空間になく、途中にグラフィックス用のディスプ
レイバッファ’？ ＩＰＬのためのＲＯＭエリアが割付
けられている。この様な割付けによればアプリケージ、
ンソフトウェア作成時、メモリサイズを考慮する必要が
あシ、プログラマに負担を強いる結果になる。
本発Ｆ３Ａは上記事情に鑑みてなされ几ものであシ、少
量のハードウェアを付加することによシグログラマの負
担軽減をはかったメモリアドレスマツピング機構を提供
することを目的とする。
量のハードウェアを付加することによシグログラマの負
担軽減をはかったメモリアドレスマツピング機構を提供
することを目的とする。
本発明は、アドレス空間のサイズが異なる複数のアドレ
スモードを持つコンピュータシステムにおいて、各アド
レスモードにてアドレス空間が連続する様に変換するメ
モリアドレスマツピング機構を提供することによシアデ
リケーシッンソフトウェア作成の際の容易化をはかろう
とするものである。本発明にて提供されるメモリアドレ
スマツピング機構は、アドレスモードが設定記憶される
フリップフロップと、このフリップフロップ出力及び住
易のアドレス信号全入力として得、各アドレスモードに
おいてアドレス空間を連続空間とするメモリ選択信号を
生成するデコード回路で構成される。このメモリアドレ
スマツピング機構を用いることによりプログラマは、メ
モリサイズを考慮せずにアプリケーションソフトウェア
の作成が出来、従って、負担が軽減される。
スモードを持つコンピュータシステムにおいて、各アド
レスモードにてアドレス空間が連続する様に変換するメ
モリアドレスマツピング機構を提供することによシアデ
リケーシッンソフトウェア作成の際の容易化をはかろう
とするものである。本発明にて提供されるメモリアドレ
スマツピング機構は、アドレスモードが設定記憶される
フリップフロップと、このフリップフロップ出力及び住
易のアドレス信号全入力として得、各アドレスモードに
おいてアドレス空間を連続空間とするメモリ選択信号を
生成するデコード回路で構成される。このメモリアドレ
スマツピング機構を用いることによりプログラマは、メ
モリサイズを考慮せずにアプリケーションソフトウェア
の作成が出来、従って、負担が軽減される。
以下、図面を使用して本発明実施例につき詳細に説明す
る。第１図は本発明が実現されるコンピュータシステム
の構成例を示すブロック図である。図において１は上述
したマイクロプロセッサ（μＣＰＵ ）、２は表示デー
タが格納されるテキストバッファ、グラフィックバッフ
ァ等表示用記憶装置（ｖＲＡＭ）、３は表示制御装置（
ＣＲＴＣ）である。４はシステム管理プログラム等を格
納する不揮発性メモリ（ＲＯＭ ）であシ、ＩＰＬ ＆
イニシャルテスト、基本人出力ドライバ、スーノヤパイ
プ等各プログラムが記憶される。
る。第１図は本発明が実現されるコンピュータシステム
の構成例を示すブロック図である。図において１は上述
したマイクロプロセッサ（μＣＰＵ ）、２は表示デー
タが格納されるテキストバッファ、グラフィックバッフ
ァ等表示用記憶装置（ｖＲＡＭ）、３は表示制御装置（
ＣＲＴＣ）である。４はシステム管理プログラム等を格
納する不揮発性メモリ（ＲＯＭ ）であシ、ＩＰＬ ＆
イニシャルテスト、基本人出力ドライバ、スーノヤパイ
プ等各プログラムが記憶される。
ＩＰＬ ＆イニシャルテストは、ＩＰＬ及びハードウェ
ア動作テスト、ハードウェア初期化を行なう穴めのプロ
グラムであフ、又、基本人出力ドライバは入出力ハード
ウェアリンース、即ち、フロッピーディスクドライバ８
、キーざ−ド９、表示ディバイス１０を駆動する几めの
プログラム群、そしてスーパバイザは実行モード會切替
える等、リソース全体を管理するプログラムである。
ア動作テスト、ハードウェア初期化を行なう穴めのプロ
グラムであフ、又、基本人出力ドライバは入出力ハード
ウェアリンース、即ち、フロッピーディスクドライバ８
、キーざ−ド９、表示ディバイス１０を駆動する几めの
プログラム群、そしてスーパバイザは実行モード會切替
える等、リソース全体を管理するプログラムである。
５はメインメモリ、いわゆるシステムＲＡＭで６、Ｄ、
オペレーティングシステムや実行中のユーザタスクが格
納される。６は上述したオペレーティングシステムやユ
ーザグログシムが格納される７Ｉ：ｉッピーディスク等
の補助メモリ、（ＦＤＤ ） ７＆ｉキーボード、８は
表示デバイスである。９はシステムバスであり、アドレ
ス、データ、コントロールのための複数のラインから成
シ、マイクロゾロセッサ１他、上述した各ブロック２，
３，４，５．６が共通に接続さｎる。
オペレーティングシステムや実行中のユーザタスクが格
納される。６は上述したオペレーティングシステムやユ
ーザグログシムが格納される７Ｉ：ｉッピーディスク等
の補助メモリ、（ＦＤＤ ） ７＆ｉキーボード、８は
表示デバイスである。９はシステムバスであり、アドレ
ス、データ、コントロールのための複数のラインから成
シ、マイクロゾロセッサ１他、上述した各ブロック２，
３，４，５．６が共通に接続さｎる。
第２図は第１図に示したコンピュータシステムのメモリ
、マツ！である。（、）は実アドレスモード（ｂ）は保
護仮想アドレスモードのそれである。
、マツ！である。（、）は実アドレスモード（ｂ）は保
護仮想アドレスモードのそれである。
メモリアドレスは６桁の１６進数で示されている。実ア
ドレスモードの場合″００００００″１ｌＥｘ〜’ＯＡ
Ｆ’ＦＦＦ”Ｈｚｘ番地はメイン・メモリである。″０
ＢＯＯＯＯ’ 〜″’ ＯＢ ＦＦ ＦＦ ＃、、
ｘ番地ＭＩ！ はディスプレイ用のテキストバッファに用いられる。’
０ＣＯＯＯＯ”。工〜”０ＤＦＦＦＦ“ｌｉＦ、工番地
は同じくディスプレイ用のグラフィックス・バッファに
用いられる。”０ＥＯＯＯＯ’ｊ１！、ｘ〜″’０ＥＦ
ＦＦＦ−、、Ｘ番地は漢字表示の几めのフォント急に用
いられる。“０ＦＯＯＯＯ”□工〜″０ＦＦＦＦＦ”□
工番地はＩＰＬＲＯＭに用いられる。
ドレスモードの場合″００００００″１ｌＥｘ〜’ＯＡ
Ｆ’ＦＦＦ”Ｈｚｘ番地はメイン・メモリである。″０
ＢＯＯＯＯ’ 〜″’ ＯＢ ＦＦ ＦＦ ＃、、
ｘ番地ＭＩ！ はディスプレイ用のテキストバッファに用いられる。’
０ＣＯＯＯＯ”。工〜”０ＤＦＦＦＦ“ｌｉＦ、工番地
は同じくディスプレイ用のグラフィックス・バッファに
用いられる。”０ＥＯＯＯＯ’ｊ１！、ｘ〜″’０ＥＦ
ＦＦＦ−、、Ｘ番地は漢字表示の几めのフォント急に用
いられる。“０ＦＯＯＯＯ”□工〜″０ＦＦＦＦＦ”□
工番地はＩＰＬＲＯＭに用いられる。
このように実アドレス・モードではアクセス可能なメモ
リアドレスは１メガバイトまでである。
リアドレスは１メガバイトまでである。
一方、保護仮想アドレス・モードの場合にはｏｏｏｏｏ
ｏ’ 〜″ＦＡＦＦＦＦ” 番地までＨ１！Ｘ
ＭＩＸが連続し
九メイン・メモリに用いられる。又、テキスト・ディス
プレイ・バッファ、クラフィックス・ディスプレイ・バ
ッフ ７ 、 漢字ＲＯＭ 。
ｏ’ 〜″ＦＡＦＦＦＦ” 番地までＨ１！Ｘ
ＭＩＸが連続し
九メイン・メモリに用いられる。又、テキスト・ディス
プレイ・バッファ、クラフィックス・ディスプレイ・バ
ッフ ７ 、 漢字ＲＯＭ 。
ＩＰＬＲ樵はそれぞれ、アドレス”ＦＢＯＯＯＯ”Ｉ（
ヤ〜″ＦＢＦＦＦＦ” 、”ＥＣ０ＯＯＯ”。ニーＩ
Ｘ ＦＤＦＦＦＦ’ 、”ＦＦＯＯＯＯ’Ｈ！、ｘ。
ヤ〜″ＦＢＦＦＦＦ” 、”ＥＣ０ＯＯＯ”。ニーＩ
Ｘ ＦＤＦＦＦＦ’ 、”ＦＦＯＯＯＯ’Ｈ！、ｘ。
ＥＸ
”ＦＦＦＦＦ’ 、”ＦＦ０ＯＯＯ”□工〜ＩＸ
”ＦＦＦＦＦＦ”Ｈ，ｘに割Ｄａてられる。このように
保護仮想アドレス・モードではアクセス可能なメモリ・
アドレスは１６メガバイトまでである。
保護仮想アドレス・モードではアクセス可能なメモリ・
アドレスは１６メガバイトまでである。
第３図は実アドレス・モードと保護仮想アドレス・モー
ドにおいてメモリアドレスを変換する、メモリ・アドレ
ス・マツピング機構の実施例である。図において、１１
は、保護仮想アドレス・モード？指定するための７リツ
プ・７０ツグ、１２はデコーダ回路でおる。１３はマイ
クロゾロセッサ１からこの７リツグ・フロッグ１１ｖｉ
−セットするためのデータ信号が伝播する信号ライン、
１４ばこのデータ信号１３を７リツプ・７０ツｆｌｉに
セットするためのライト信号が伝播するための信号ライ
ン、１５は７リツプ・フロップＩ）をクリアするりセッ
ト信号が伝播する信号ライン、１６は保護仮想モードで
あることを示す信号（ＰＲＯＴ ）が伝播する信号ライ
ンである。デコーダ１２の入力である１７はマイクロゾ
ロセッサ１から発せられるアドレス信号（ＡＤＲ，、〜
２．）で′；ｈシ、ここでデコードされん結果は、テキ
スト・ディスプレイバッファ、選択信号、グラフィック
・ディス７’ Ｉ／ ４・バッファ・選択信号、漢字Ｒ
ＯＭ選択信号、ＩＰＬ ＲＯＭ選択信号としてそれぞれ
信号ライン１８．１９．２Ｑ、２１を介し出力される。
ドにおいてメモリアドレスを変換する、メモリ・アドレ
ス・マツピング機構の実施例である。図において、１１
は、保護仮想アドレス・モード？指定するための７リツ
プ・７０ツグ、１２はデコーダ回路でおる。１３はマイ
クロゾロセッサ１からこの７リツグ・フロッグ１１ｖｉ
−セットするためのデータ信号が伝播する信号ライン、
１４ばこのデータ信号１３を７リツプ・７０ツｆｌｉに
セットするためのライト信号が伝播するための信号ライ
ン、１５は７リツプ・フロップＩ）をクリアするりセッ
ト信号が伝播する信号ライン、１６は保護仮想モードで
あることを示す信号（ＰＲＯＴ ）が伝播する信号ライ
ンである。デコーダ１２の入力である１７はマイクロゾ
ロセッサ１から発せられるアドレス信号（ＡＤＲ，、〜
２．）で′；ｈシ、ここでデコードされん結果は、テキ
スト・ディスプレイバッファ、選択信号、グラフィック
・ディス７’ Ｉ／ ４・バッファ・選択信号、漢字Ｒ
ＯＭ選択信号、ＩＰＬ ＲＯＭ選択信号としてそれぞれ
信号ライン１８．１９．２Ｑ、２１を介し出力される。
以下、本発明実施例の動作につき詳細に説明する。電源
投入時、又はリセット信号投入時、ＰＲＯＴ信号（ライ
ン１６）は偽であり、実アドレス・モードである。即ち
、第２図（＆）で示すようなシステム・メモリ・マ、ｆ
となるように、アドレス信号（ＡＤＨ１８〜、）７７と
Ｐ苅Ｔ信号（ライン１６）を入力信号としてデコーダ１
２を介し信号をライ／１８．１９．２０．２１を介しデ
コード出力する。例えば、テキスト・グイスゲＶイ・バ
ッファの場合には”０ＢＯＯＯＯ＃□工〜” ＯＢ Ｆ
Ｆ Ｆ Ｆ ＃□、で選択されるのでアドレスライン
ＡＩ）Ｒ４９，ＡＤＨ，、、ＡＤＲ７６が真で、且つ、
アドレスラインＡＤＨ４８が偽のときテキスト・ディス
プレイ・バッファ選択信号１８が真になる。
投入時、又はリセット信号投入時、ＰＲＯＴ信号（ライ
ン１６）は偽であり、実アドレス・モードである。即ち
、第２図（＆）で示すようなシステム・メモリ・マ、ｆ
となるように、アドレス信号（ＡＤＨ１８〜、）７７と
Ｐ苅Ｔ信号（ライン１６）を入力信号としてデコーダ１
２を介し信号をライ／１８．１９．２０．２１を介しデ
コード出力する。例えば、テキスト・グイスゲＶイ・バ
ッファの場合には”０ＢＯＯＯＯ＃□工〜” ＯＢ Ｆ
Ｆ Ｆ Ｆ ＃□、で選択されるのでアドレスライン
ＡＩ）Ｒ４９，ＡＤＨ，、、ＡＤＲ７６が真で、且つ、
アドレスラインＡＤＨ４８が偽のときテキスト・ディス
プレイ・バッファ選択信号１８が真になる。
同様に保護仮想アドレス・モート°の場合には、データ
信号（ライン１３）とライト信号（ライン１４）によｐ
フリッｆ７０ッｆＩＩをセットし、ＰＲδＴ信号（ライ
ン１６）を真にした後、デコーダ１２が入力信号（ライ
ン１６と１７を伝播する信号）全デコードすることによ
り第２図に（ｂ）どして示すようなシステム・メモリ・
マツプとなるように選択信号を真にする。例えばテキス
ト・ディスプレイバッファの場合にはアドレス″ＦＢＯ
ＯＯＯ″ 〜”ＦＦＦＦＦＦ’、□工で選ＥＸ 択されるので、ＰＲＯＴ信号、アドレスＡＤＲ２３、Ａ
ＤＲ２２、ＡＤＲ２１、ＡＤＲ２θ、ＡＤＲ１９、ＡＤ
Ｒ１７、ＡＤＲ１６が真で且つＡＤＲ１Ｂが偽のときテ
キスト・ディスプレイバッファ選択信号（ライン１１３
）が真になる。
信号（ライン１３）とライト信号（ライン１４）によｐ
フリッｆ７０ッｆＩＩをセットし、ＰＲδＴ信号（ライ
ン１６）を真にした後、デコーダ１２が入力信号（ライ
ン１６と１７を伝播する信号）全デコードすることによ
り第２図に（ｂ）どして示すようなシステム・メモリ・
マツプとなるように選択信号を真にする。例えばテキス
ト・ディスプレイバッファの場合にはアドレス″ＦＢＯ
ＯＯＯ″ 〜”ＦＦＦＦＦＦ’、□工で選ＥＸ 択されるので、ＰＲＯＴ信号、アドレスＡＤＲ２３、Ａ
ＤＲ２２、ＡＤＲ２１、ＡＤＲ２θ、ＡＤＲ１９、ＡＤ
Ｒ１７、ＡＤＲ１６が真で且つＡＤＲ１Ｂが偽のときテ
キスト・ディスプレイバッファ選択信号（ライン１１３
）が真になる。
以上説明の様に、本発明によれば物理アドレス空間のサ
イズが異なる複数のアドレス・モードをもつコンピュー
タシステムにおいて、各アドレス・モードにおいてそれ
ぞれのアドレス空間を連続空間とすることが出来、この
ことにより、アプリケーションラフトウ８フ作成時プロ
グラマはサイズを考慮する必要がなぐな力負術が軽減さ
れる。
イズが異なる複数のアドレス・モードをもつコンピュー
タシステムにおいて、各アドレス・モードにおいてそれ
ぞれのアドレス空間を連続空間とすることが出来、この
ことにより、アプリケーションラフトウ８フ作成時プロ
グラマはサイズを考慮する必要がなぐな力負術が軽減さ
れる。
第１図は本発明が採用されるコンピュータシステムの構
成例を示すブロック図、第２図は第１図に示したコンピ
ュータシステムのメモリマツｆを示す図、第３図は本発
明におけるメモリアドレスマツピング機構の実施例全示
す図、第４図は従来例におけるコンピュータシステムの
メモリマッグを示す図である。 １・・・マイクロプロセ、す（μＣＰＵ ）、２・・・
光示用記憶装置（ＶＲＡＭ ）、４・・・ＲＯＭ、５・
・・メインメモリ、１ノ・・・フリップフロッグ、１２
・・・デコ−ド回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 （ａ） （ｂ）第２図 （ａ） （ｂ）第４図
成例を示すブロック図、第２図は第１図に示したコンピ
ュータシステムのメモリマツｆを示す図、第３図は本発
明におけるメモリアドレスマツピング機構の実施例全示
す図、第４図は従来例におけるコンピュータシステムの
メモリマッグを示す図である。 １・・・マイクロプロセ、す（μＣＰＵ ）、２・・・
光示用記憶装置（ＶＲＡＭ ）、４・・・ＲＯＭ、５・
・・メインメモリ、１ノ・・・フリップフロッグ、１２
・・・デコ−ド回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 （ａ） （ｂ）第２図 （ａ） （ｂ）第４図
Claims (1)
- アドレス空間のサイズが異なる複数のアドレスモードを
持つマイクロプロセッサ使用のコンピュータシステムに
おいて、上記アドレスモードが設定記憶されるフリップ
フロップと、このフリップフロップ出力及び任意のアド
レス信号を入力とし、各アドレスモードにてアドレス空
間を連続とする様にメモリ選択信号を生成出力するデコ
ード回路とを具備することを特徴とするメモリアドレス
マッピング機構。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168943A JPS6228850A (ja) | 1985-07-31 | 1985-07-31 | メモリアドレスマツピング機構 |
| US06/889,121 US4807119A (en) | 1985-07-31 | 1986-07-24 | Memory address mapping mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168943A JPS6228850A (ja) | 1985-07-31 | 1985-07-31 | メモリアドレスマツピング機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6228850A true JPS6228850A (ja) | 1987-02-06 |
Family
ID=15877413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60168943A Pending JPS6228850A (ja) | 1985-07-31 | 1985-07-31 | メモリアドレスマツピング機構 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4807119A (ja) |
| JP (1) | JPS6228850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108249A (ja) * | 2006-10-26 | 2008-05-08 | Hewlett-Packard Development Co Lp | アドレス処理 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
| US5113180A (en) * | 1988-04-20 | 1992-05-12 | International Business Machines Corporation | Virtual display adapter |
| US5483646A (en) * | 1989-09-29 | 1996-01-09 | Kabushiki Kaisha Toshiba | Memory access control method and system for realizing the same |
| EP0476195A1 (en) * | 1990-09-19 | 1992-03-25 | International Business Machines Corporation | Initial program load for computer workstation |
| US7446694B1 (en) * | 2007-05-30 | 2008-11-04 | Motorola, Inc. | System for synchronization of multi-sensor data |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290536A (ja) * | 1985-06-18 | 1986-12-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マイクロプロセツサ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615066B2 (ja) * | 1974-06-13 | 1981-04-08 | ||
| US4340932A (en) * | 1978-05-17 | 1982-07-20 | Harris Corporation | Dual mapping memory expansion unit |
| NL7807314A (nl) * | 1978-07-06 | 1980-01-08 | Philips Nv | Inrichting voor het vergroten van de lengte van een logisch computeradres. |
| US4432053A (en) * | 1981-06-29 | 1984-02-14 | Burroughs Corporation | Address generating apparatus and method |
-
1985
- 1985-07-31 JP JP60168943A patent/JPS6228850A/ja active Pending
-
1986
- 1986-07-24 US US06/889,121 patent/US4807119A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290536A (ja) * | 1985-06-18 | 1986-12-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マイクロプロセツサ |
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| JP2008108249A (ja) * | 2006-10-26 | 2008-05-08 | Hewlett-Packard Development Co Lp | アドレス処理 |
| US8661162B2 (en) | 2006-10-26 | 2014-02-25 | Hewlett-Packard Development Company, L.P. | Address handling |
Also Published As
| Publication number | Publication date |
|---|---|
| US4807119A (en) | 1989-02-21 |
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