JPS62278852A - 位相同期フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、トーンデコーダ及びトランスポンダ機能を備
えた通信機におけるトーン信号検出等に使用される位相
同期フィルタに関するものである。

〔従来技術〕

従来のフィルタとしては、例えば第３図に示すキャパシ
タ切替型ディジタルフィルタがある。このフィルタは、
入力端子２１が抵抗２２を介して複数のサンプリングコ
ンデンサ２３・・・及び出力端子２４に接続され、この
サンプリングコンデンサ２３・・・は、基準クロックが
カウンタ２５にて分周され、さらにデコーダ２６にてデ
コードされた選択信号により、順次選択切り換えされる
。このフィルタに第４図（ａ）に示すような信号が入力
されると、同図（ｂ）に示すような階段波を出力するが
、フィルタの中心周波数と入力信号周波数とのずれによ
るうなりのため、同図（ｂ）（ｃ）に示すような波形変
動を生じる。このため、出力信号はシフタやレベル変動
を含み、トーン信号の周波数判定やレベル判定をする上
で不要なノイズ成分を増加させるという欠点を有してい
た。この欠点を改善する方法としては、フィルタの基準
クロック周波数を高くして、階段波形を細かくしたり、
フィルタ出力をアナログフィルタに加えて波形成形を行
うなどの方法が用いられていたが、基準りロック周波数
に限界があることなどから、充分な効果が得られるもの
ではなかった。

また、他の従来のフィルタには、第５図に示すスイッチ
トキャバシタフィルタがある。このフィルタは、各々２
組のサンプリングコンデンサ３１・３１、アンプ３２・
３２及び帰還コンデンサ３３・３３からなる。そして、
上記サンプリングコンデンサ３１は、基準クロックによ
り、入力端子３４側及びアンプ３２側に切り換えられ、
第６図（ａ）に示す入力波形に対して、出力波形は同図
（ｂ）に示すものとなるが、前記第４図に示したフィル
タと同様の欠点を有していた。

〔発明の目的〕

本発明は、上記従来の問題点を考慮してなされたもので
あって、基準クロック周波数の高低にかかわらずフィル
タ回路出力信号のジッタ及びレベル変動を防止し、トー
ン信号の周波数判定やレベル判定をする上で不要なノイ
ズ成分を低減した位相同期フィルタの提供を目的とする
ものである。

〔発明の構成〕

本発明に係る位相同期フィルタは、上記の目的を達成す
るために、中心周波数を基準クロ７り周波数に゛より決
定するフィルタ回路と、このフィルタ回路を通じて入力
される入力信号に同期した上記フィルタ回路の基準クロ
ックを発生する基準クロック発生回路とを備え、上記入
力信号の周波数に対する基準クロック発注回路の出力す
る基準クロックの周波数の比を、上記フィルタ回路の中
心周波数に対する基準クロックの周波数の比と等しくな
るように設定し、上記フィルタ回路の入力信号に、この
フィルタ回路の中心周波数を一致させ、かつ基準クロッ
クの位相を同期させることにより、うなりの発生を抑制
し、基準クロック周波数の高低にかかわらず、フィルタ
回路出力信号のジッタやレベル変動を防止し、トーン信
号の周波数判定やレベル判定をする上で不要なノイズ成
分の低減を図ることができるように構成したことを特徴
とするものである。

〔実施例〕

本発明の一実施例を第１図及び第２図に基づいて以下に
説明する。

本発明の位相同期フィルタは、第１図に示すように、中
心周波数ｆ０を基準クロック周波数ｒ。

の１／Ｌとし、帯域幅がＢＷであるフィルタ回路１、波
形整形回路２、及び入力信号周波数ｆ、のＮ倍の周波数
ｆｅの基準クロックを発生する基準クロック発生回路で
あるフェーズ・ロックド・ループ回路３　（以下、ＰＬ
Ｌ回路と称する）が順に接続され、ＰＬＬ回路３の出力
する基準クロックはフィルタ回路１に入力されている。

但し、上記フィルタ回路１を通過して入力される入力信
号の周波数「、に対するＰＬＬ回路３の出力する基準ク
ロックの周波数ｆ、の比Ｎは、フィルタ回路１の中心周
波数ｆ０に対する基準クロックの周波数ｆｃの比りと等
しくなるように設定されている。

さらに本フィルタでは、フィルタ回路１は帯域幅ＢＷが
可変であって、ＰＬＬ回路３の同期検出信号に基づく帯
域幅制御信号がフィルタ回路１に入力されており、この
信号に応じて帯域幅ＢＷが決定される。

上記第１図に示したブロック図の具体的態様は第２図の
ようになり、第１図におけるフィルタ回路１は人カバソ
ファアンプ５、抵抗値Ｒの帯域幅決定抵抗６．８個の容
量Ｃのサンプリングコンデンサ７・・・、出カバソファ
アンプ８、マルチプレクサ９、カウンタ１０、及び帯域
幅ＢＷを切り換えるための抵抗値ＲＷの抵抗１１及びア
ナログスイッチ１２から成る。波形整形回路２はバンド
パスフィルタ１３及びコンパレータ１４から成る。ＰＬ
Ｌ回路３は、ＰＬＬ集積回路１５及び帯域幅制御信号を
発生するダイオード１６を備えたローパスフィルタ１７
及び反転器１８から成り、ＰＬＬ集積回路１５の位相比
較入力はフィルタ回路１のカウンタ１０から入力してい
る。

また上記のマルチプレクサ９、カウンタ１０、アナログ
スイッチ１２、ＰＬＬ集積回路１５及び反転器１８には
、それぞれ標準ＣＭＯＳロジック集積回路である、４０
５１．４０４０．４０６６．４０４６及び４０４９を使
用している。

上記の構成において、フィルタ回路１の中心周波数ｆ０
に対する基準クロック周波数ｆｃの比りは、Ｌ＝ｆｃ／
ｆ０＝８であり、フィルタ回路１を通った周波数ｒ、の
入力信号は波形整形回路２にて波形整形された後、同期
信号としてＰＬＬ回路３に入力される。ＰＬＬ回路３は
、出力した基準クロックがフィルタ回路１のカウンタ１
０にて８分周された信号を位相比較入力とすることによ
り、入力信号の周波数ｆ、に対するＰＬＬ回路３の出力
する基準クロックの周波数ｆｃＯ比Ｎは、Ｎ＝ｆｃ／ｆ
正＝８であり、ＬとＮとは等しくなっている。

これにより、フィルタ回路１の中心周波数ｆ０は、ｆ、
＝　（１／Ｌ）　　・ｆｃ＝　（１／Ｌ）　　・Ｎ・ｆ
ｉ　＝　（１／８）ｘ８ｘｒ＝　＝ｊｉとなり、入力信
号の周波数ｆ１に一致し、かつ基準クロックの位相は入
力信号の位相に同期したものとなる。

また本実施例では、ＰＬＬ回路３において、出カクロフ
クが入力信号に同期すると、ＰＬＬ集積回路１５から同
期検出信号が出力され、この同期検出信号はダイオード
１６を備えたローパスフィルタ１７及び反転器１８によ
り帯域幅制御信号として出力される。一方、フィルタ回
路１では、まずアナログスイッチ１２が閉路しており、
フィルタ回路１の帯域幅ＢＷは、 であるが、上記帯域幅制御信号が入力されるとアナログ
スイッチ１２は閉路し、フィルタ回路１の帯域幅ＢＷは
、 ＢＷ＝　（ＬπＣＲ）−’ と狭くなる。このため、位相同期した入力信号以外の入
力雑音成分の排除能力を高めることが可能となる。

〔発明の効果〕

本発明に係る位相同期フィルタは、以上のように、中心
周波数を基準クロック周波数により決定するフィルタ回
路と、このフィルタ回路を通じて入力される入力信号に
同期した上記フィルタ回路の基準クロックを発生する基
準クロック発生回路とを備え、上記入力信号の周波数に
対する基準クロック発生回路の出力する基準クロックの
周波数の比を、上記フィルタ回路の中心周波数に対する
基準クロックの周波数の比と等しくなるように設定した
構成であΣ。これにより、基準クロック周波数の高低に
かかわらずフィルタ回路出力信号のシフタ及びレベル変
動を防止し、トーン信号の周波数判定及びレベル判定を
する上で不要なノイズ成分を低減し得るという効果を奏
する。

【図面の簡単な説明】 第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図は位相同期フィルタを示すブロック図、第２
図は位相同期フィルタの詳細を示す回路図、第３図は従
来例を示す回路図、第４図の（ａ）と（ｂ）（ｃ）は第
３図に示したフィルタの入力信号と出力信号を示すグラ
フ、第５図は他の従来例を示す回路図、第６図の（ａ）
（ｂ）は第５図に示したフィルタの入力信号と出力信号
を示すグラフである。 １はフィルタ回路、２は波形整形回路、３はフェーズ・
ロックド・ループ回路（基準クロック発生回路）である
。 特許出願人　　　　シャープ　株式会社第３図 ＄５図 二刀　ミ し−−−−−−−−−一　　−、−−ｍ−→】に−４口
・／ｇ第４図 （ａ）入力　　〜 （ｂ）上方　　ｒゝｈ１゜ 第６図 （ａ）入力　　／″＼、−２７ （ｂ）上刃　〜

Claims (1)

【特許請求の範囲】
1. １、中心周波数を基準クロック周波数により決定するフ
   ィルタ回路と、このフィルタ回路を通じて入力される入
   力信号に同期した上記フィルタ回路の基準クロックを発
   生する基準クロック発生回路とを備え、上記入力信号の
   周波数に対する基準クロック発生回路の出力する基準ク
   ロックの周波数の比を、上記フィルタ回路の中心周波数
   に対する基準クロックの周波数の比と等しくなるように
   設定したことを特徴とする位相同期フィルタ。