JPS62272605A - Ｍｏｓ増幅回路 - Google Patents
Ｍｏｓ増幅回路Info
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- JPS62272605A JPS62272605A JP61114582A JP11458286A JPS62272605A JP S62272605 A JPS62272605 A JP S62272605A JP 61114582 A JP61114582 A JP 61114582A JP 11458286 A JP11458286 A JP 11458286A JP S62272605 A JPS62272605 A JP S62272605A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、ＭＯＳＦＥＴ（！Ｐｆ！ｌ縁ゲート形電界
効果トランジスタ）により構成される増幅回路（以下、
ＭＯＳ増幅回路という）に関し、例えば差動型ＣＭＯＳ
（相補型ＭＯＳ）アンプに利用して有効な技術に関する
ものである。
効果トランジスタ）により構成される増幅回路（以下、
ＭＯＳ増幅回路という）に関し、例えば差動型ＣＭＯＳ
（相補型ＭＯＳ）アンプに利用して有効な技術に関する
ものである。
例えば、ＮチャンネルＭＯＳＦＥＴにより構成される差
動増幅ＭＯＳＦＥＴのドレインに、電流ミラー形態にさ
れたＰチャンネル型の負荷ＭＯＳＦＥＴを用いた差動型
ＣＭＯＳアンプが公知である（例えば、特開昭５４−１
７３３２４号公報参照）。
動増幅ＭＯＳＦＥＴのドレインに、電流ミラー形態にさ
れたＰチャンネル型の負荷ＭＯＳＦＥＴを用いた差動型
ＣＭＯＳアンプが公知である（例えば、特開昭５４−１
７３３２４号公報参照）。
上記差動型ＣＭＯＳアンプにおいては、負荷として電流
ミラー形態のＭＯＳＦＥＴを用いているためアンバラン
スとなって、シングルエンドアンプ特有に、ＣＭＲＲ（
同相分除去比）が悪いという問題がある。また、差動増
幅ＭＯＳ Ｆ ＥＴの共通ソースに設けられるバイアス
電流源の電流値を可変とすることによって、その利得を
可変にすることが可能である。しかしながら、その電流
■の１１″に比例して変化するため、直線性が悪いとい
問題がある。
ミラー形態のＭＯＳＦＥＴを用いているためアンバラン
スとなって、シングルエンドアンプ特有に、ＣＭＲＲ（
同相分除去比）が悪いという問題がある。また、差動増
幅ＭＯＳ Ｆ ＥＴの共通ソースに設けられるバイアス
電流源の電流値を可変とすることによって、その利得を
可変にすることが可能である。しかしながら、その電流
■の１１″に比例して変化するため、直線性が悪いとい
問題がある。
この発明の目的は、増幅特性の向上を図った新規なＭＩ
Ｓ増幅回路を提供することにある。
Ｓ増幅回路を提供することにある。
この発明の他の目的は、直線的な利得制御を可能にした
ＭＯＳ増幅回路を提供することにある。
ＭＯＳ増幅回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、第１導電型の増幅ＭＯＳＦＥＴのドレインに
設けられた第２導電型の負荷ＭＯＳＦＥＴのコンダクタ
ンスを、そのゲートとソースとの間に設けられ、所定の
電流が流れるよう制御されたダイオード形態の第２導電
型のＭＯＳＦＥＴにより制御するものである。
設けられた第２導電型の負荷ＭＯＳＦＥＴのコンダクタ
ンスを、そのゲートとソースとの間に設けられ、所定の
電流が流れるよう制御されたダイオード形態の第２導電
型のＭＯＳＦＥＴにより制御するものである。
上記した手段によれば、上記ダイオード形態のＭＯＳＦ
ＥＴに流れる電流に応じて負荷ＭＯＳＦＥＴのコンダク
タンスを変化させることができるから可変利得増幅動作
を行わせるとこができる。
ＥＴに流れる電流に応じて負荷ＭＯＳＦＥＴのコンダク
タンスを変化させることができるから可変利得増幅動作
を行わせるとこができる。
また、増幅ＭＯＳＦＥＴを差動形態にした場合には、こ
れに応じて設けられる負荷ＭＯＳＦＥＴが対称的となっ
てＣＭＲＲの向上を図ることが可能となる。
れに応じて設けられる負荷ＭＯＳＦＥＴが対称的となっ
てＣＭＲＲの向上を図ることが可能となる。
〔実施例１〕
第１図には、この発明を差動型ＣＭＯＳアンプに適用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知の０ＭＯＳ（相補型ＭＯＳ）集積回路の
製造技術によって、１個の単結晶シリコンのような半導
体基板上において形成される。以下の説明において、特
に説明しない場合、ＭＯＳＦＥＴはＮチャンネルＭＯＳ
ＦＥＴである。なお、同図において、チャンネル部分に
矢印が付加されたＭＯＳＦＥＴはＰチャンネル型である
。
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知の０ＭＯＳ（相補型ＭＯＳ）集積回路の
製造技術によって、１個の単結晶シリコンのような半導
体基板上において形成される。以下の説明において、特
に説明しない場合、ＭＯＳＦＥＴはＮチャンネルＭＯＳ
ＦＥＴである。なお、同図において、チャンネル部分に
矢印が付加されたＭＯＳＦＥＴはＰチャンネル型である
。
特に制限されないが、集積゛回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルＭＯ
ＳＦＥＴは、かかる半導体基板表面に形成されたソース
領域、ドレイン領域及びソース領域とドレイン領域との
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成された゛Ｎ型ウェル領域に形成される。
ンからなる半導体基板に形成される。ＮチャンネルＭＯ
ＳＦＥＴは、かかる半導体基板表面に形成されたソース
領域、ドレイン領域及びソース領域とドレイン領域との
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成された゛Ｎ型ウェル領域に形成される。
これによって、半導体基板は′、その上に形成された複
数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャン
ネルＭＯＳＦＥＴのａ［ゲートすなわちＮ型ウェル領域
は、第１図の電源端子Ｖｃｃに結合される。
数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャン
ネルＭＯＳＦＥＴのａ［ゲートすなわちＮ型ウェル領域
は、第１図の電源端子Ｖｃｃに結合される。
Ｎチャンネル型の差動ＭＱＳＦＥＴＱＩとＱ２の共通化
されたソースには、定電流源！０が設けられる。上記各
差動ＭＯＳＦＥＴＱＩとＱ２のドレインと電源電圧Ｖｃ
ｃとの間には、Ｐチャンネル型の負荷ＭＯＳ Ｆ ＥＴ
Ｑ ３とＱ４がそれぞれ設けられる。この実施例では、
上記ＣＭＲＲの改善を図るため、言い換えるならば、負
荷−路を対称的とするために、上記負荷ＭＯＳＦＥＴＱ
３．Ｑ４の共通化されたゲートとソース（電□源電圧Ｖ
ｃｃ）との間には、ダイオード形態にされたＰチャンネ
ルＭＯＳＦＥＴＱ５が設けられる。言い換えるならば１
．ダイオード形態のＭＯＳＦＥＴＱ５と、上記負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４は、電流ミラー形態に接続される。
されたソースには、定電流源！０が設けられる。上記各
差動ＭＯＳＦＥＴＱＩとＱ２のドレインと電源電圧Ｖｃ
ｃとの間には、Ｐチャンネル型の負荷ＭＯＳ Ｆ ＥＴ
Ｑ ３とＱ４がそれぞれ設けられる。この実施例では、
上記ＣＭＲＲの改善を図るため、言い換えるならば、負
荷−路を対称的とするために、上記負荷ＭＯＳＦＥＴＱ
３．Ｑ４の共通化されたゲートとソース（電□源電圧Ｖ
ｃｃ）との間には、ダイオード形態にされたＰチャンネ
ルＭＯＳＦＥＴＱ５が設けられる。言い換えるならば１
．ダイオード形態のＭＯＳＦＥＴＱ５と、上記負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４は、電流ミラー形態に接続される。
また、この実施例では、特に制限されないが、利得を可
変にするために、上記ＭＯＳ Ｆ Ｅ Ｔ Ｑ ５の共
通化されたゲートとドレインには、可変電流源■に接続
される。言い換えるならば、上記ダイオード形態のＭＯ
ＳＦＥＴＱ５に流れる電流は、上記可変電流源Ｉの電流
によって制御される。
変にするために、上記ＭＯＳ Ｆ Ｅ Ｔ Ｑ ５の共
通化されたゲートとドレインには、可変電流源■に接続
される。言い換えるならば、上記ダイオード形態のＭＯ
ＳＦＥＴＱ５に流れる電流は、上記可変電流源Ｉの電流
によって制御される。
この実施例では、ＭＯＳＦＥＴＱ５を入力端ＭＯＳＦＥ
Ｔとし、負荷ＭＯＳＦＥＴＱ３．Ｑ４が出力側ＭＯＳＦ
ＥＴとする電流ミラー形態にされているため、差動ＭＯ
ＳＦＦ、ＴＱ１とＱ２に対してその負荷ＭＯＳＦＥＴＱ
３とＱ４が対称的になって上記ＣＭＲＲの改善を図るこ
とができる。
Ｔとし、負荷ＭＯＳＦＥＴＱ３．Ｑ４が出力側ＭＯＳＦ
ＥＴとする電流ミラー形態にされているため、差動ＭＯ
ＳＦＦ、ＴＱ１とＱ２に対してその負荷ＭＯＳＦＥＴＱ
３とＱ４が対称的になって上記ＣＭＲＲの改善を図るこ
とができる。
また、上記ＭＯＳＦＥＴＱ５に流れる電流Ｉに比例して
、ＭＯＳＦＥＴＱ３．Ｑ４に流れる電流が設定される。
、ＭＯＳＦＥＴＱ３．Ｑ４に流れる電流が設定される。
ＭＯＳＦＥＴＱ３．Ｑ４のコンダクタンスは、そのドレ
イン電流に対して比例的に変化するものであるため、上
記可変電流源Ｉの電流に対して、差動増幅回路の利得を
はり直線的に変化させることができる。これによって、
この実施例の差動増幅回路は、ＡＧＣ（自動利得制御Ｉ
）アンプとして有効なものとなる。
イン電流に対して比例的に変化するものであるため、上
記可変電流源Ｉの電流に対して、差動増幅回路の利得を
はり直線的に変化させることができる。これによって、
この実施例の差動増幅回路は、ＡＧＣ（自動利得制御Ｉ
）アンプとして有効なものとなる。
〔実施例２〕
第２図は、この発明の他の一実施例の回路図が示されて
いる。
いる。
この実施例では、利得の増大を図るために、上記可変電
流源ｌの電流は、入力信号を受けるＭＯ、Ｓ Ｆ Ｅ
Ｔ Ｑ ７ 、 Ｑ ８によって、差動的に分配される
。すなわち、上記ＭＯＳＦＥＴＱ７のゲートは、差動増
幅ＭＯＳＦＥＴＱＩのゲートが結合されに入力端子ＩＮ
（＋）に共通に接続される。また、上記ＭＯＳＦＦ、Ｔ
Ｑ８のゲートは、差動増幅ＭＯＳＦＥＴＱ２のゲートが
結合される入力端子（−）に共通に接続される。
流源ｌの電流は、入力信号を受けるＭＯ、Ｓ Ｆ Ｅ
Ｔ Ｑ ７ 、 Ｑ ８によって、差動的に分配される
。すなわち、上記ＭＯＳＦＥＴＱ７のゲートは、差動増
幅ＭＯＳＦＥＴＱＩのゲートが結合されに入力端子ＩＮ
（＋）に共通に接続される。また、上記ＭＯＳＦＦ、Ｔ
Ｑ８のゲートは、差動増幅ＭＯＳＦＥＴＱ２のゲートが
結合される入力端子（−）に共通に接続される。
一方、負荷ＭＯＳＦＥＴＱ３．Ｑ４に対しては、それぞ
れダイオード形態にされたＰチャンネルＭＯＳ Ｆ Ｅ
Ｔ Ｑ ６とＱ７に対して電流ミラー形態とされる。
れダイオード形態にされたＰチャンネルＭＯＳ Ｆ Ｅ
Ｔ Ｑ ６とＱ７に対して電流ミラー形態とされる。
上記ＭＯＳＦＥＴＱ７とＱ８のドレインは、交差的に上
記ダイオード形態のＭＯＳ Ｆ ＥＴＱ６．Ｑ７のドレ
インに接続される。
記ダイオード形態のＭＯＳ Ｆ ＥＴＱ６．Ｑ７のドレ
インに接続される。
この実施例では、入力信号に逆比例した電流がそれに対
応した負荷ＭＯＳ Ｆ ＥＴに流れる。これにより、増
幅ＭＯＳＦＥＴＱＩとＱ３ （Ｑ２とＱ４）の電流が相
補的になるため、言い換えるならば、増幅ＭＯＳＦＥＴ
ＱＩ （Ｑ２）のドレイン電流が増大するとき、負荷
ＭＯＳＦＥＴＱ３ （Ｑ４）のコンダクタンスが小さく
されるため、利得を上記第１図の回路に比べて約２倍に
増大させることができるものである。この実施例におい
ても、負荷回路が対称的に構成されるから、上記ＣＭＲ
Ｒの改善を図ることができる。また、上記可変電流源■
の電流を制御することによって、その利得を上記第１図
の回路と同様にはゾ直線的に変化させることができる。
応した負荷ＭＯＳ Ｆ ＥＴに流れる。これにより、増
幅ＭＯＳＦＥＴＱＩとＱ３ （Ｑ２とＱ４）の電流が相
補的になるため、言い換えるならば、増幅ＭＯＳＦＥＴ
ＱＩ （Ｑ２）のドレイン電流が増大するとき、負荷
ＭＯＳＦＥＴＱ３ （Ｑ４）のコンダクタンスが小さく
されるため、利得を上記第１図の回路に比べて約２倍に
増大させることができるものである。この実施例におい
ても、負荷回路が対称的に構成されるから、上記ＣＭＲ
Ｒの改善を図ることができる。また、上記可変電流源■
の電流を制御することによって、その利得を上記第１図
の回路と同様にはゾ直線的に変化させることができる。
〔実施例３〕
第３図には、この発明の更に他の一実施例の回路図が示
されている。
されている。
この実施例では、上記第１図又は第２図の実施例回路の
ように利得を可変とした場合、言い換えるならば、負荷
ＭＯＳＦＥＴＱ３．Ｑ４のコンダクタンスを制御する構
成により利得を可変とすると、それに伴って出力信号Ｏ
ＵＴの直流レベルが変化してしまう。
ように利得を可変とした場合、言い換えるならば、負荷
ＭＯＳＦＥＴＱ３．Ｑ４のコンダクタンスを制御する構
成により利得を可変とすると、それに伴って出力信号Ｏ
ＵＴの直流レベルが変化してしまう。
そこで、この実施例では、負荷ＭＯＳＦＦ、ＴＱ３、Ｑ
４のコンダクタンスを制御するためのダイオ−１゛形態
のＭ ＯＳ Ｆ Ｅ、 Ｔ Ｑ ５に流す可変電流は、
制御電圧ＶＣを受けるＮチャンネルＭＯＳＦＥＴＱＩＯ
により形成される。一方、差動Ｆｖ’ｌ ＯＳ Ｆ Ｅ
”１’Ｑ１．Ｑ２に流すバイアス電流は、定電圧ＶＢを
受けるＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １１に
より形成される。これらの２つの電流源ＭＯＳＦＥＴＱ
ＩＯとＱｌｌのソースを共通化して、差動構成として、
共通ソース側に定電流源Ｉｏを設けるものである。この
実施例では、差動ＭＯＳＦＥＴＱ１とＱ２及び負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４に流れる総合の電流は、上記定電流
源ＩＯの電流によって常に一定であるため、出力信号Ｏ
ＵＴの直流レベルを一定にできる。なお、上記負荷ＭＯ
ＳＦＥＴＱ３とＱ４は、上記第１図の実施例回路と同様
に対称的にされているため、ＣＭ ＲＲの改善を図るこ
とができる。また、上記制御電圧ＶＣに応じて負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４に流れる電流を制御できるため、前
記第１図と同様に利得を制御することができる。なお、
この実施例では、上記負荷ＭＯＳＦＥＴＱ３．Ｑ４に流
れる電流と差動増幅ＭＯＳＦＥＴＱＩとＱ２に流れる電
流が相補的になる。例えば、制御電圧ＶＣと定電圧ＶＢ
の関係から、ＭＯＳＦＥＴＱＩ Ｏの電流を１／２にす
ると、ＭＯＳｌ’ＥＴＱ１１に流れる電流は２倍になる
。これによって、負荷ＭＯＳＦＥＴのコンダクタンスが
約半分にされることに対して、そのバイアス電流が２倍
に増大するから、この時の電流変化分Δ■に対して約Δ
Ｉ３″に比例して利得が変化するものとなる。
４のコンダクタンスを制御するためのダイオ−１゛形態
のＭ ＯＳ Ｆ Ｅ、 Ｔ Ｑ ５に流す可変電流は、
制御電圧ＶＣを受けるＮチャンネルＭＯＳＦＥＴＱＩＯ
により形成される。一方、差動Ｆｖ’ｌ ＯＳ Ｆ Ｅ
”１’Ｑ１．Ｑ２に流すバイアス電流は、定電圧ＶＢを
受けるＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １１に
より形成される。これらの２つの電流源ＭＯＳＦＥＴＱ
ＩＯとＱｌｌのソースを共通化して、差動構成として、
共通ソース側に定電流源Ｉｏを設けるものである。この
実施例では、差動ＭＯＳＦＥＴＱ１とＱ２及び負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４に流れる総合の電流は、上記定電流
源ＩＯの電流によって常に一定であるため、出力信号Ｏ
ＵＴの直流レベルを一定にできる。なお、上記負荷ＭＯ
ＳＦＥＴＱ３とＱ４は、上記第１図の実施例回路と同様
に対称的にされているため、ＣＭ ＲＲの改善を図るこ
とができる。また、上記制御電圧ＶＣに応じて負荷ＭＯ
ＳＦＥＴＱ３．Ｑ４に流れる電流を制御できるため、前
記第１図と同様に利得を制御することができる。なお、
この実施例では、上記負荷ＭＯＳＦＥＴＱ３．Ｑ４に流
れる電流と差動増幅ＭＯＳＦＥＴＱＩとＱ２に流れる電
流が相補的になる。例えば、制御電圧ＶＣと定電圧ＶＢ
の関係から、ＭＯＳＦＥＴＱＩ Ｏの電流を１／２にす
ると、ＭＯＳｌ’ＥＴＱ１１に流れる電流は２倍になる
。これによって、負荷ＭＯＳＦＥＴのコンダクタンスが
約半分にされることに対して、そのバイアス電流が２倍
に増大するから、この時の電流変化分Δ■に対して約Δ
Ｉ３″に比例して利得が変化するものとなる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）差動増幅回路の負荷回路として、電流ミラー形態
の出力側ＭＯＳＦＲＴを用いることによって、差動増幅
ＭＯＳＦＥＴに対応して負荷ＭＯＳＦＥＴを対称的にす
ることができる。これによって、ＣＭＲＲの改善を図る
ことができるという効果が得られる。
る。すなわち、 （１）差動増幅回路の負荷回路として、電流ミラー形態
の出力側ＭＯＳＦＲＴを用いることによって、差動増幅
ＭＯＳＦＥＴに対応して負荷ＭＯＳＦＥＴを対称的にす
ることができる。これによって、ＣＭＲＲの改善を図る
ことができるという効果が得られる。
（２）上記負荷回路を構成する電流ミラー形態の入力側
ＭＯＳＦＥＴに可変電流を流すようにすることによって
、上記負荷ＭＯＳＦＥＴのコンダクタンスをはり直線的
に変化させることができる。これによって、利得を可変
にすることができるという効果が得られる。
ＭＯＳＦＥＴに可変電流を流すようにすることによって
、上記負荷ＭＯＳＦＥＴのコンダクタンスをはり直線的
に変化させることができる。これによって、利得を可変
にすることができるという効果が得られる。
（３）上記可変電流を入力信号を受ける差動ＭＯＳＦＥ
Ｔによって、交差的に分配して負荷ＭＯＳＦＥＴを制御
するダイオード形態のＭＯＳＦＥＴに流すことによって
、利得を増大させることができるという効果が得られる
。
Ｔによって、交差的に分配して負荷ＭＯＳＦＥＴを制御
するダイオード形態のＭＯＳＦＥＴに流すことによって
、利得を増大させることができるという効果が得られる
。
（４）差動のスイッチＭＯＳＦＥＴを介して定電流源の
電流を差動増幅ＭＯＳＦＥＴのバイアス電流と利得制御
用電流に分配させることによって、出力信号の直流レベ
ルを一定にできるという効果が得られる。
電流を差動増幅ＭＯＳＦＥＴのバイアス電流と利得制御
用電流に分配させることによって、出力信号の直流レベ
ルを一定にできるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に一定されるも
のでし才なく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、増幅ＭＯＳＦ
ＥＴは、差動構成にされる必要はなく、ソース接地型の
増幅ＭＯＳＦＥＴであってもよい、この場合において、
負荷ＭＯＳＦＥＴのコンダクタンスを上記電流ミラー形
態の出力側ＭＯＳ Ｆ ＥＴを用いることによって、可
変利得増幅回路を得ることができる。また、第１図及び
第２図の実施例回路において、単にＣＭＲＲの改善を図
る場合、負荷ＭＯＳＦＥＴに対応したダイオード形態の
ＭＯＳＦＥＴには、定電流を流すようにするものであっ
てもよい。
体的に説明したが、本発明は上記実施例に一定されるも
のでし才なく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、増幅ＭＯＳＦ
ＥＴは、差動構成にされる必要はなく、ソース接地型の
増幅ＭＯＳＦＥＴであってもよい、この場合において、
負荷ＭＯＳＦＥＴのコンダクタンスを上記電流ミラー形
態の出力側ＭＯＳ Ｆ ＥＴを用いることによって、可
変利得増幅回路を得ることができる。また、第１図及び
第２図の実施例回路において、単にＣＭＲＲの改善を図
る場合、負荷ＭＯＳＦＥＴに対応したダイオード形態の
ＭＯＳＦＥＴには、定電流を流すようにするものであっ
てもよい。
この発明は、上記ＣＭＯＳ構成の増幅回路として、広（
利用できるもきである。
利用できるもきである。
本願において開示される発明のうち代表的なものによっ
て得られる作用効果を簡単に説明すれば、回路の通りで
ある。すなわち、差動増幅回路の負荷回路として、電流
ミラー形態の出力側ＭＯＳＦＥＴを用いることによって
、差動増幅ＭＯＳＦＥＴに対応して負荷ＭＯＳＦＥＴを
対称的にすること及び電流ミラー形態の入力側ＭＯＳＦ
ＥＴに可変電流を流すようにするこができる。これによ
って、ＣＭＲＲの改善と直線的な利得制御を実現できる
。
て得られる作用効果を簡単に説明すれば、回路の通りで
ある。すなわち、差動増幅回路の負荷回路として、電流
ミラー形態の出力側ＭＯＳＦＥＴを用いることによって
、差動増幅ＭＯＳＦＥＴに対応して負荷ＭＯＳＦＥＴを
対称的にすること及び電流ミラー形態の入力側ＭＯＳＦ
ＥＴに可変電流を流すようにするこができる。これによ
って、ＣＭＲＲの改善と直線的な利得制御を実現できる
。
第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図、 第３図は、この発明の更に他の一実施例を示す回路図で
ある。 第３図
、この発明の他の一実施例を示す回路図、 第３図は、この発明の更に他の一実施例を示す回路図で
ある。 第３図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の増幅ＭＯＳＦＥＴと、上記増幅ＭＯＳ
ＦＥＴのドレインに設けられた第２導電型の負荷ＭＯＳ
ＦＥＴと、上記負荷ＭＯＳＦＥＴのゲートとソースとの
間に設けられ、所定の電流が流れるよう制御されたダイ
オード形態の第２導電型のＭＯＳＦＥＴとを含むことを
特徴とするＭＯＳ増幅回路。 ２、上記増幅ＭＯＳＦＥＴは、差動形態にされた２つの
増幅ＭＯＳＦＥＴからなり、上記負荷ＭＯＳＦＥＴは、
それぞれの差動増幅ＭＯＳＦＥＴに対してそれぞれに設
けられるものであることを特徴とする特許請求の範囲第
１項記載のＭＯＳ増幅回路。 ３、上記ダイオード形態にされた第２導電型のＭＯＳＦ
ＥＴに流れる電流は、可変電流源の電流であることを特
徴とする特許請求の範囲第１又は第２項記載のＭＯＳ増
幅回路。 ４、上記差動増幅ＭＯＳＦＥＴには、そのゲートが共通
化され、共通化されたソースに上記可変定電流源が設け
られ、そのドレインが交差的に上記差動増幅ＭＯＳＦＥ
Ｔに対応した負荷ＭＯＳＦＥＴのゲートとソース間にそ
れぞれ設けられる第２導電型のＭＯＳＦＥＴに接続され
るものであることを特徴とする特許請求の範囲第３項記
載のＭＯＳ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114582A JPS62272605A (ja) | 1986-05-21 | 1986-05-21 | Ｍｏｓ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114582A JPS62272605A (ja) | 1986-05-21 | 1986-05-21 | Ｍｏｓ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272605A true JPS62272605A (ja) | 1987-11-26 |
Family
ID=14641452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61114582A Pending JPS62272605A (ja) | 1986-05-21 | 1986-05-21 | Ｍｏｓ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272605A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435308A (ja) * | 1990-05-28 | 1992-02-06 | Nippon Motoroola Kk | 利得調整可能な差動増幅器 |
| US5334949A (en) * | 1992-02-27 | 1994-08-02 | Nec Corporation | Differential amplifiers |
| US5365191A (en) * | 1991-02-27 | 1994-11-15 | Rohm Co., Ltd. | Offset reducing circuit for differential amplifier |
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
| US7358816B2 (en) | 2004-11-11 | 2008-04-15 | Samsung Electronics Co., Ltd. | Variable gain amplifier |
-
1986
- 1986-05-21 JP JP61114582A patent/JPS62272605A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435308A (ja) * | 1990-05-28 | 1992-02-06 | Nippon Motoroola Kk | 利得調整可能な差動増幅器 |
| US5365191A (en) * | 1991-02-27 | 1994-11-15 | Rohm Co., Ltd. | Offset reducing circuit for differential amplifier |
| US5334949A (en) * | 1992-02-27 | 1994-08-02 | Nec Corporation | Differential amplifiers |
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