JPS62219049A - アウトデ−タ・タイミング一致回路 - Google Patents
アウトデ−タ・タイミング一致回路Info
- Publication number
- JPS62219049A JPS62219049A JP61061509A JP6150986A JPS62219049A JP S62219049 A JPS62219049 A JP S62219049A JP 61061509 A JP61061509 A JP 61061509A JP 6150986 A JP6150986 A JP 6150986A JP S62219049 A JPS62219049 A JP S62219049A
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- Japan
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- output
- character pattern
- gate
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- Controls And Circuits For Display Device (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
出力バッファにデータが保持されたときデータの有効を
示す信号を出力し、次にクロックを与えられたときデー
タを出力する二重化された装置において、第１のゲート
手段を設けて両装置がデータの有効を示す信号を出力し
たとき出力を発生し、両装置に対応してそれぞれ第２の
ゲート手段を設けて第１のゲート手段の出力または自装
置のデータの有効を示す信号が出力されたときクロック
を通過させて自装置に与えるようにしたので、両装置の
アウトデータのタイミングを一致させる。ことができる
。
示す信号を出力し、次にクロックを与えられたときデー
タを出力する二重化された装置において、第１のゲート
手段を設けて両装置がデータの有効を示す信号を出力し
たとき出力を発生し、両装置に対応してそれぞれ第２の
ゲート手段を設けて第１のゲート手段の出力または自装
置のデータの有効を示す信号が出力されたときクロック
を通過させて自装置に与えるようにしたので、両装置の
アウトデータのタイミングを一致させる。ことができる
。
本発明はアウトデータのタイミングを一致させるための
回路に係り、特に二重化された文字パターン発生装置等
において、両装置からの出力信号が一致した時点で両装
置に対してクロックパルスを与えることによってアウト
データのタイミングを一致させるアウトデータ・タイミ
ング−数回路に関するものである。
回路に係り、特に二重化された文字パターン発生装置等
において、両装置からの出力信号が一致した時点で両装
置に対してクロックパルスを与えることによってアウト
データのタイミングを一致させるアウトデータ・タイミ
ング−数回路に関するものである。
文字パターン発生装置等の信頼度を高めるためこれを二
重化して使用し、アットデータの一致によってエラーの
発生を検定する場合があるが、この場合、両大学パター
ン発生装置におけるアウトデータのタイミングは常に一
致していることが必要である。
重化して使用し、アットデータの一致によってエラーの
発生を検定する場合があるが、この場合、両大学パター
ン発生装置におけるアウトデータのタイミングは常に一
致していることが必要である。
従来、マスクＲＯＭ等を使用した文字パターン発生装置
を二重化して使用することは殆どなく、従ってそのアウ
トデータのタイミングを一致させることは、全く考慮さ
れていなかった。
を二重化して使用することは殆どなく、従ってそのアウ
トデータのタイミングを一致させることは、全く考慮さ
れていなかった。
第４図は本発明が通用される文字パターン発生装置を示
したものである。同図においてアドレスデコーダｌは外
部から与えられたアドレス信号をデコードして、文字パ
ターンを格納しているセルアレイ２に供給する。この際
、タイミング回路３は外部からの出力イネーブル信号Ａ
Ｅに応じて、アドレスデコーダ１に対して、デコードの
ためのタイミング信号を供給する。セルアレイ２から読
み出された文字パターンのデータは、タイミング回路３
からのタイミング信号に応じてデータラッチ４にラッチ
され、その出力はさらに出力バッファ５に保持される。
したものである。同図においてアドレスデコーダｌは外
部から与えられたアドレス信号をデコードして、文字パ
ターンを格納しているセルアレイ２に供給する。この際
、タイミング回路３は外部からの出力イネーブル信号Ａ
Ｅに応じて、アドレスデコーダ１に対して、デコードの
ためのタイミング信号を供給する。セルアレイ２から読
み出された文字パターンのデータは、タイミング回路３
からのタイミング信号に応じてデータラッチ４にラッチ
され、その出力はさらに出力バッファ５に保持される。
タイミング回路６はタイミング回路３のタイミング信号
に応じて、出力バッファ５におけるデータが有効になっ
たことを示すデータバリッド信号ＤＶを発生し、さらに
この信号が発生したとき外部からのクロック信号ＣＬＫ
に応じて出力クロックを出力バッファ５に与え、これに
よって出力バッファからデータが出力される。
に応じて、出力バッファ５におけるデータが有効になっ
たことを示すデータバリッド信号ＤＶを発生し、さらに
この信号が発生したとき外部からのクロック信号ＣＬＫ
に応じて出力クロックを出力バッファ５に与え、これに
よって出力バッファからデータが出力される。
このような文字パターン発生装置を二重化した場合に、
同じアドレスを与えられても両装置の動作タイミングに
相違があるためデータバリッド信号のタイミングが異な
り、同じクロックを与えても出力データが一致しない場
合があるという問題があった。
同じアドレスを与えられても両装置の動作タイミングに
相違があるためデータバリッド信号のタイミングが異な
り、同じクロックを与えても出力データが一致しない場
合があるという問題があった。
出力バッファにデータが保持されたときデータの有効を
示す信号を出力し、次にクロックを与えられたとき該デ
ータを出力する二重化された装置において、第１図の原
理的構成に示すような各手段を設ける。
示す信号を出力し、次にクロックを与えられたとき該デ
ータを出力する二重化された装置において、第１図の原
理的構成に示すような各手段を設ける。
１０１は第１のゲート手段であって、上記両装置がデー
タの有効を示す信号を発生したとき、出力を発生する。
タの有効を示す信号を発生したとき、出力を発生する。
１０２．１０３は第２のゲート手段であって、それぞれ
の装置に対応して設けられ、第１のゲート手段（１０１
）の出力が発生したとき、または自装置からデータの有
効を示す信号が発生したとき、クロックを通過させて自
装置に対して出力する。
の装置に対応して設けられ、第１のゲート手段（１０１
）の出力が発生したとき、または自装置からデータの有
効を示す信号が発生したとき、クロックを通過させて自
装置に対して出力する。
一方の装置がデータの有効を示す信号を発生し、他方の
装置が信号を発生していないときは、信号を発生してい
る装置に対してはクロックが与えられず、従ってデータ
を出力することができない。
装置が信号を発生していないときは、信号を発生してい
る装置に対してはクロックが与えられず、従ってデータ
を出力することができない。
両装置からデータの有効を示す信号が発生したとき、両
装置に対して同時にクロックが与えられてデータが出力
されるので、アウトデータのタイミングが一致する。
装置に対して同時にクロックが与えられてデータが出力
されるので、アウトデータのタイミングが一致する。
第２図は本発明の一実施例の構成を示し、１１はノアゲ
ート、１２．１３はアンドゲート、１４．１５はオアゲ
ート、１６．１７はそれぞれ第１および第２の文字パタ
ーン発生装置である。
ート、１２．１３はアンドゲート、１４．１５はオアゲ
ート、１６．１７はそれぞれ第１および第２の文字パタ
ーン発生装置である。
また第３図は第２図の回路における各部信号のタイミン
グを示し、本発明の回路の動作を説明するものである。
グを示し、本発明の回路の動作を説明するものである。
同図においてＤＶＩ、ＤＶ２はそれぞれ文字パターン発
生装置１６．１７のデータバリッド信号であって、ロー
レベルになったとき、それぞれの文字パターン発生装置
の出力データがアクティブになる。ＣＬＫｌ、ＣＬＫ２
はそれぞれ文字パターン発生装置１６．１７に供給され
る外部クロックであって、そのパルス幅に対応Ｌ’７そ
れぞれの出力バッファからデータが出力される。
生装置１６．１７のデータバリッド信号であって、ロー
レベルになったとき、それぞれの文字パターン発生装置
の出力データがアクティブになる。ＣＬＫｌ、ＣＬＫ２
はそれぞれ文字パターン発生装置１６．１７に供給され
る外部クロックであって、そのパルス幅に対応Ｌ’７そ
れぞれの出力バッファからデータが出力される。
いま第３図（ａｌに示すように、第１の文字パターン発
生装置１６のデータバリッド信号ＤＶＩがアクティブに
なる前に、第２の文字パターン発生装置１７のデータバ
リッド信号ＤＶ２がＡ点においてアクティブになったと
きは、ノアゲート１１、オアゲート１５の出力はローレ
ベルであり、従ってアンドゲート１３は閉じていて、文
字パターン発生装置１７に対するクロックＣＬＫ２は供
給されない。一方、オアゲート１４の出力はハイレベル
であり、従ってアンドゲート１２は開いていて、文字パ
ターン発生装置１６に対するクロックＣＬＫ １はＡ点
で供給される。文字パターン発生装置１７に対してクロ
ックＣＬＫ２が供給されるのは、データバリッド信号Ｄ
Ｖ１．ＤＶ２がともにアクティブになったＢ点であり、
この時点以後両文字パターン発生装置１６．１７から、
タイミングの一致したデータが出力される。
生装置１６のデータバリッド信号ＤＶＩがアクティブに
なる前に、第２の文字パターン発生装置１７のデータバ
リッド信号ＤＶ２がＡ点においてアクティブになったと
きは、ノアゲート１１、オアゲート１５の出力はローレ
ベルであり、従ってアンドゲート１３は閉じていて、文
字パターン発生装置１７に対するクロックＣＬＫ２は供
給されない。一方、オアゲート１４の出力はハイレベル
であり、従ってアンドゲート１２は開いていて、文字パ
ターン発生装置１６に対するクロックＣＬＫ １はＡ点
で供給される。文字パターン発生装置１７に対してクロ
ックＣＬＫ２が供給されるのは、データバリッド信号Ｄ
Ｖ１．ＤＶ２がともにアクティブになったＢ点であり、
この時点以後両文字パターン発生装置１６．１７から、
タイミングの一致したデータが出力される。
第３図中）に示すように、両文字パターン発生装置のデ
ータバリッド信号ＤＶＩ、ＤＶ２がアクティブになるタ
イミングが一致したときは、ノアゲート１１、オアゲー
） １４．１５の出力はハイレベルであって、アントゲ
−１−１２，１３は開いており、Ｂ点において文字パタ
ーン発生値ｆｆ１１６．１７にそれぞれクロックＣＬＫ
Ｉ、ＣＬＫ２が供給され、この時点以後両文字パターン
発生装置１６．１７から、タイミングの一致したデータ
が出力される。
ータバリッド信号ＤＶＩ、ＤＶ２がアクティブになるタ
イミングが一致したときは、ノアゲート１１、オアゲー
） １４．１５の出力はハイレベルであって、アントゲ
−１−１２，１３は開いており、Ｂ点において文字パタ
ーン発生値ｆｆ１１６．１７にそれぞれクロックＣＬＫ
Ｉ、ＣＬＫ２が供給され、この時点以後両文字パターン
発生装置１６．１７から、タイミングの一致したデータ
が出力される。
第３図（Ｃ）に示すように、文字パターン発生装置１６
のデータバリッド信号ＤＶＩがアクティブになった後に
、文字パターン発生装置１７のデータバリッド信号ＤＶ
２がアクティブになったときは、データバリッド信号Ｄ
ＶＩがアクティブになったＢ点では、ノアゲート】１、
オアゲート１４の出力はローレベルでアンドゲート１２
は閉じており、文字パターン発生装置Ｉ６に対するクロ
ックＣＬＫ Ｉは供給されない。一方、オアゲート１５
の出力はハイレベルでありアンド回路１３は開いていて
１、文字パターン発生装置１７に対するクロックＣＬＫ
２は供給される。文字パターン発生装置１６に対してク
ロックＣＬＫ１が供給されるのは、データバリッド信号
ＤＶＩ、ＤＶ２がともにアクティブとなった０点であり
、この時点以後両文字パターン発生装置１６．１７から
、タイミングの一致したデータが出力される。
のデータバリッド信号ＤＶＩがアクティブになった後に
、文字パターン発生装置１７のデータバリッド信号ＤＶ
２がアクティブになったときは、データバリッド信号Ｄ
ＶＩがアクティブになったＢ点では、ノアゲート】１、
オアゲート１４の出力はローレベルでアンドゲート１２
は閉じており、文字パターン発生装置Ｉ６に対するクロ
ックＣＬＫ Ｉは供給されない。一方、オアゲート１５
の出力はハイレベルでありアンド回路１３は開いていて
１、文字パターン発生装置１７に対するクロックＣＬＫ
２は供給される。文字パターン発生装置１６に対してク
ロックＣＬＫ１が供給されるのは、データバリッド信号
ＤＶＩ、ＤＶ２がともにアクティブとなった０点であり
、この時点以後両文字パターン発生装置１６．１７から
、タイミングの一致したデータが出力される。
このようにして本発明の回路では、両文字パターン発生
装置におけるデータバリッド信号が同時に発生しないと
きは、データバリッド信号が出力されている側の文字パ
ターン発生装置には、出力バッファ読み出しのためのク
ロックが供給されず、両装置のデータバリッド信号が揃
った時点で始めて両装置にクロックが供給されて、両装
置から出力されるデータのタイミングが一致する。
装置におけるデータバリッド信号が同時に発生しないと
きは、データバリッド信号が出力されている側の文字パ
ターン発生装置には、出力バッファ読み出しのためのク
ロックが供給されず、両装置のデータバリッド信号が揃
った時点で始めて両装置にクロックが供給されて、両装
置から出力されるデータのタイミングが一致する。
以上説明したように本発明によれば、両装置がデータの
有効を示す信号を発生したときのみ、両装置から同時に
データを出力するようにしたので、両装置のアウトデー
タのタイミングを一致させることができる。
有効を示す信号を発生したときのみ、両装置から同時に
データを出力するようにしたので、両装置のアウトデー
タのタイミングを一致させることができる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第３図は第２図の回路にお
ける各部信号を示すタイムチャート、 第４図は文字パターン発生装置を示す図である。 １１・・・ノアゲート １２、１３・・・アンドゲート １４、１５・・・オアゲート １６、１７・・・文字パターン発生装置特許出願人
富 士 通 株式会社 代理人 弁理士 玉 蟲 久 五 部 （外１名） 本発明の原理ｆ：Ｊ構成を示す図 第１図 本発明の一実施伊１を示す図 ！２図の回路におけ恐各邪信号を示すタイムチャート第
３図
の一実施例の構成を示す図、第３図は第２図の回路にお
ける各部信号を示すタイムチャート、 第４図は文字パターン発生装置を示す図である。 １１・・・ノアゲート １２、１３・・・アンドゲート １４、１５・・・オアゲート １６、１７・・・文字パターン発生装置特許出願人
富 士 通 株式会社 代理人 弁理士 玉 蟲 久 五 部 （外１名） 本発明の原理ｆ：Ｊ構成を示す図 第１図 本発明の一実施伊１を示す図 ！２図の回路におけ恐各邪信号を示すタイムチャート第
３図
Claims (1)
- 【特許請求の範囲】 出力バッファにデータが保持されたときデータの有効を
示す信号を出力し、次にクロックを与えられたとき該デ
ータを出力する二重化された装置において、 両装置が信号を出力したとき出力を発生する第１のゲー
ト手段（１０１）を設けるとともに、該第１のゲート手
段（１０１）の出力または該装置の信号が出力されたと
き該装置に対するクロックを通過させる第２のゲート手
段（１０２、１０３）をそれぞれの装置に対応して設け
たことを特徴とするアウトデータ・タイミング一致回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061509A JPS62219049A (ja) | 1986-03-19 | 1986-03-19 | アウトデ−タ・タイミング一致回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061509A JPS62219049A (ja) | 1986-03-19 | 1986-03-19 | アウトデ−タ・タイミング一致回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219049A true JPS62219049A (ja) | 1987-09-26 |
| JPH0476141B2 JPH0476141B2 (ja) | 1992-12-02 |
Family
ID=13173128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061509A Granted JPS62219049A (ja) | 1986-03-19 | 1986-03-19 | アウトデ−タ・タイミング一致回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219049A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101950A (en) * | 1980-12-17 | 1982-06-24 | Oki Electric Ind Co Ltd | Double storage device control system |
-
1986
- 1986-03-19 JP JP61061509A patent/JPS62219049A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101950A (en) * | 1980-12-17 | 1982-06-24 | Oki Electric Ind Co Ltd | Double storage device control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476141B2 (ja) | 1992-12-02 |
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