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KR100558557B1 - 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로 - Google Patents

반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로 Download PDF

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KR100558557B1
KR100558557B1 KR1020040004208A KR20040004208A KR100558557B1 KR 100558557 B1 KR100558557 B1 KR 100558557B1 KR 1020040004208 A KR1020040004208 A KR 1020040004208A KR 20040004208 A KR20040004208 A KR 20040004208A KR 100558557 B1 KR100558557 B1 KR 100558557B1
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KR
South Korea
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clock signal
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synchronization
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이종철
조욱래
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삼성전자주식회사
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Abstract

본 발명에서는 DDR 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에 있어서 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 동작 주파수에 관계없이 일정한 셋업 마진 및 홀드 마진을 확보할 수 있는 반도체 메모리 소자에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로가 개시된다. 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 방법은 라이트 명령 신호인 첫 번째 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 제1 내지 제4 데이터를 연속하여 입력하는 단계와, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제1 패스 제어 신호에 응답하여 상기 제1 데이터를 제1 패스에 샘플링하고, 상기 제2 데이터를 제2 패스에 샘플링하는 단계와, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제1 데이터 및 상기 제2 패스의 제2 데이터를 상기 메모리 셀에 기입하는 단계와, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제2 패스 제어 신호에 응답하여 상기 제3 데이터를 제2 패스에 샘플링하고, 상기 제4 데이터를 제1 패스에 샘플링하는 단계와, 네 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제4 데이터 및 상기 제2 패스의 제3 데이터를 상기 메모리 셀에 기입하는 단계를 포함한다.
반도체 메모리 장치, 데이터, 샘플링 방법, 외부 클럭 신호, 상승 에지, 하강 에지

Description

반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로{Method for data sampling for ues in semiconductor memory device and circuits thereof}
도 1은 종래의 기술에 따른 DDR 에스램 장치에서의 데이터 샘플링 방법을 설명하기 위하여 도시한 일부 회로도
도 2는 종래의 기술에 따른 DDR 에스램 장치의 CC 모드에서의 데이터 샘플링 동작을 보여주는 동작 타이밍도
도 3은 종래의 기술에 따른 DDR 에스램 장치의 CA 모드에서의 데이터 샘플링 동작을 보여주는 동작 타이밍도
도 4 내지 도 6은 본 발명의 실시예에 따른 DDR 에스램 장치에서의 데이터 샘플링 회로를 보여주는 회로도
도 7은 본 발명의 실시예에 따른 DDR 에스램 장치의 CC 모드에서의 데이터 샘플링 동작을 보여주는 동작 타이밍도
도 8은 본 발명의 실시예에 따른 DDR 에스램 장치의 CA 모드에서의 데이터 샘플링 동작을 보여주는 동작 타이밍도
<도면의 주요부분들에 대한 참조 부호들의 설명>
200 : 패스 제어 신호 발생 회로
300 : 패스 제어 회로
400 : 라이트 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 더블 데이터 레이트 방식의 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로에 관한 것이다.
최근에, 반도체 소자의 고속화가 요구됨에 따라 외부 클럭 신호의 상승 에지(rising edge) 뿐만 아니라, 하강 에지(falling edge)에서도 데이터의 입출력이 가능한 더블 데이터 레이트(DDR: Double Data Rate, 이하 “DDR”) 모드의 데이터 샘플링 방식이 사용되고 있다. 즉, 한 사이클 동안에 두 개의 데이터가 리드(read) 동작 또는 라이트(write) 동작이 수행될 수 있도록 데이터가 샘플링된다.
상기 DDR 모드를 갖는 반도체 메모리 장치, 예컨대 에스램(SRAM: Static Random Access Memory) 장치의 경우, 버스트 형태의 데이터가 외부 클럭 신호의 상승 에지 및 하강 에지에 각각 동기하여 전달되거나 입출력된다. 상기 에스램 장치의 라이트 동작은 라이트 명령 신호에 응답하여 입력되는 데이터, 예컨대 입력 데이터들은 두 번째 라이트 명령 신호에 응답하여 임시 레지스터에 저장되고, 상기 저장된 데이터들은 세 번째 라이트 명령 신호에 응답하여 메모리 셀들에 기입된다. 일반적으로 DDR 에스램 장치는 데이터를 기입할 때 라이트 명령 신호의 입력 후, 다음 사이클의 외부 클럭 신호에 동기하여 4개의 데이터를 연속적으로 입력받으며, 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 중심에 서 데이터를 입력받고, 외부 클럭 신호의 상승 에지 또는 하강 에지에서 샘플링 클럭 신호를 발생시키는 CC(Clock Centered) 모드와, 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 상승 에지 또는 하강 에지에서 데이터를 입력받고, 외부 클럭 신호의 중심에서 샘플링 클럭 신호를 발생시키는 CA(Clock Aligned) 모드를 사용하고 있다.
반도체 메모리 장치에서의 데이터 샘플링 방법 및 장치는 미국특허 제 6538483호에 “Method and appratus for data sampling”의 제목 하에 개시되어 있고, 반도체 메모리 장치에서의 셋업 마진 및 홀드 마진을 제어하기 위한 회로는 미국특허 제6232811호에 “Circuit for controlling setup/hold time of semiconductor device”의 제목 하에 개시되어 있다.
도 1은 종래의 기술에 따른 DDR 에스램 장치에서의 데이터 샘플링 방법을 설명하기 위하여 도시한 일부 회로도이고, 도 2는 종래의 기술에 따른 DDR 에스램 장치의 CC 모드에서의 데이터 샘플링 동작을 보여주는 동작 타이밍도이며, 도 3은 종래의 기술에 따른 DDR 에스램 장치의 CA 모드에서의 데이터 샘플링 동작을 보여주 는 동작 타이밍도이다.
이하에서, 종래의 기술에 따른 DDR 에스램 장치의 데이터 샘플링을 위한 패스 제어 신호 발생 회로 및 데이터 샘플링 방법을 첨부된 도면을 참조하여 간략히 살펴보면 다음과 같다.
도 1을 참조하면, 종래의 기술에 따른 데이터 샘플링을 위한 패스 제어 신호 발생 회로(100)는 인가되는 샘플링 클럭 신호(CLK)를 반전하는 제1 반전부(112)와, 상기 샘플링 클럭 신호가 인가되는 경우 어드레스 신호를 통과시키는 제1 패스 게이트(102)와, 상기 제1 패스 게이트의 출력을 래치 형태로 저장하고, 상기 제1 패스 게이트의 출력을 반전하는 제1 래치(110)와, 상기 제1 래치의 출력을 연속 반전하는 제2 및 제3 반전부(114, 116)와, 상기 샘플링 클럭 신호가 인가되는 경우 상기 제3 반전부의 출력을 통과시키는 제2 패스 게이트(104)와, 상기 제2 패스 게이트의 출력을 래치 형태로 저장하고, 상기 제2 패스 게이트의 출력을 반전하는 제2 래치(120)와, 상기 제2 래치의 출력을 반전 출력하는 제4 반전부(118)로 구성된다. 상기 패스 제어 신호 발생 회로(100)는 외부 클럭 신호에 동기하여 발생되는 샘플링 클럭 신호(CLK) 및 어드레스 신호(A0)의 논리 상태에 따라 하나의 패스 제어 신호(PS)를 발생한다.
도 2를 참조하면, 종래의 기술에 따른 DDR 에스램 장치의 CC 모드에서는 라이트 명령의 첫 번째 외부 클럭 신호(External clock: ECLK)에 응답하여 상기 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 중심에서 4개의 제1 내지 제4 데이터(D1_H, D1_L, D2_H, D2_L)가 연속하여 입력된다. 이어서, 두 번째 외부 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제1 데이터(D1_H)가 샘플링되도록 하고, 상기 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)에 동기하여 “0”상태의 패스 제어 신호가 발생되어 상기 제1 데이터(D1_H)를 제1 패스(Path1)에 연결시킨다. 다음으로, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 샘플링 클럭 신호(Sampling clock 2: SCLK1)가 발생되어 제2 데이터(D1_L)가 샘플링되도록 하고, 상기 제2 샘플링 클럭 신호(Sampling clock 1: SCLK1)에 동기하여 “0”상태의 패스 제어 신호가 발생되어 상기 제2 데이터(D1_L)를 제2 패스(Path2)에 연결시킨다. 이어서, 세 번째 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제3 데이터(D2_H)가 샘플링되도록 하고, 상기 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)에 동기하여 “1”상태의 패스 제어 신호가 발생되어, 상기 제3 데이터(D2_H)를 제2 패스(Path2)에 연결시키고, 상기 제2 데이터(D1_L)를 제1 패스(Path1)에 연결시킨다. 그리고, 세 번째 클럭 신호의 상승 에지에 동기하여 라이트 클럭 신호(WCLK)가 발생되어 상기 제1 패스의 제1 데이터(D1_H) 및 상기 제2 패스의 제2 데이터(D1_L)가 메모리 셀에 기입되도록 한다.
그 결과로서, 메모리 셀에 기입될 데이터가 상기 라이트 클럭 신호(WCLK)의 발생 시점에서 이미 제1 패스(Path1)는 제1 데이터(D1_H)에서 제2 데이터(D1_L)로 바뀌어지고, 제2 패스(Path2)는 제2 데이터(D1_L)가 제3 데이터(D2_H)로 바뀌어져 홀드 마진이 부족하게 됨으로써 데이터 기입시 에러가 발생하게 된다. 따라서, 이 러한 문제를 해결하기 위하여 제1 및 제2 패스의 데이터들을 일정시간 지연시켜 사용하게 된다.
도 3를 참조하면, 종래의 기술에 따른 DDR 에스램 장치의 CA 모드에서는 라이트 명령의 첫 번째 외부 클럭 신호(External clock: ECLK)에 응답하여 상기 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 상승 에지 또는 하강 에지에서 4개의 제1 내지 제4 데이터(D1_H, D1_L, D2_H, D2_L)가 연속하여 입력된다. 이어서, 두 번째 외부 클럭 신호의 상승 에지에 동기하여 두 번째 외부 클럭 신호의 제1 중심에서 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제1 데이터(D1_H)가 샘플링되도록 하고, 상기 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)에 동기하여 “0”상태의 패스 제어 신호가 발생되어 상기 제1 데이터(D1_H)를 제1 패스(Path1)에 샘플링되도록 한다. 다음으로, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 두 번째 외부 클럭 신호의 제2 중심에서 제2 샘플링 클럭 신호(Sampling clock 2: SCLK1)가 발생되어 제2 데이터(D1_L)가 샘플링되도록 하고, 상기 제2 샘플링 클럭 신호(Sampling clock 1: SCLK1)에 동기하여 “0”상태의 패스 제어 신호가 발생되어 상기 제2 데이터(D1_L)를 제2 패스(Path2)에 연결시킨다. 이어서, 세 번째 클럭 신호의 상승 에지에 동기하여 세 번째 클럭 신호의 제1 중심에서 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제3 데이터(D2_H)가 샘플링되도록 하고, 상기 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)에 동기하여 “1”상태의 패스 제어 신호가 발생되어, 상기 제3 데이터(D2_H)를 제2 패스(Path2)에 연결시키고, 상기 제2 데이터(D1_L)를 제1 패스(Path1)에 연결시킨다. 그리고, 세 번째 클럭 신호의 상승 에지에 동기하여 라이트 클럭 신호(WCLK)가 발생되어 상기 제1 패스의 제1 데이터(D1_H) 및 상기 제2 패스의 제2 데이터(D1_L)가 메모리 셀에 기입되도록 한다.
그 결과로서, 상기 라이트 클럭 신호(WCLK)의 발생 시점에 이미 제2 패스(Path2)의 제2 데이터(D1_L)가 1/4 사이클 이하의 지점에 위치하게 됨으로써 셋업 마진(M1)을 충분히 확보할 수 없는 문제가 발생된다. 또한, 에스램 장치의 동작 주파수가 높고, 상술한 CC 모드에서 홀드 마진을 확보하기 위하여 제1 및 제2 패스의 데이터를 일정시간 지연시켜 사용하는 경우에는 CA 모드에서 마찬가지로 셋업 마진이 부족하게 됨으로써 데이터 기입시 에러가 유발되는 문제가 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로를 제공함에 있다.
본 발명의 다른 목적은 DDR 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에 있어서 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 동작 주파수에 관계없이 일정한 셋업 마진 및 홀드 마진을 확보할 수 있는 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부 클럭 신호의 하강 에지에 동기하여 제1 및 제2 패스 제어 신호를 발생시켜 데이터의 패스를 지정해 줌으로써 라이트 클럭 신호(WCLK)가 샘플링해야 할 데이터의 중심 또는 1/4 지점에 위치되도록 하여 모든 동작 모드에서 적어도 1/4 사이클 이상의 셋업 마진 및 홀드 마진을 확보할 수 있는 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부 클럭 신호의 하강 에지에 동기하는 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 모든 동작 모드에서 충분한 셋업 마진 및 홀드 마진을 확보하여 셋업 및 홀드시 발생되는 내부 에러를 저감 또는 최소화할 수 있으므로 반도체 메모리 장치의 동작 속도를 최대화할 수 있는 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로를 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 데이터 샘플링 방법은 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 방법에 있어서, 라이트 명령 신호인 첫 번째 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 제1 내지 제4 데이터를 연속하여 입력하는 단계와, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제1 패스 제어 신호에 응답하여 상기 제1 데이터를 제1 패스에 샘플링하고, 상기 제2 데이터를 제2 패스에 샘플링하는 단계와, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제1 데이터 및 상기 제2 패스의 제2 데이터를 상기 메모리 셀에 기입하는 단계와, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제2 패스 제어 신호에 응답하여 상기 제3 데이터를 제2 패스에 샘플링하고, 상기 제4 데이터를 제1 패스에 샘플링하는 단계와, 네 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제4 데이터 및 상기 제2 패스의 제3 데이터를 상기 메모리 셀에 기입하는 단계를 포함한다.
또한, 상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 데이터 샘플링 방법은 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 방법에 있어서, 라이트 명령 신호인 첫 번째 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 제1 내지 제4 데이터를 연속하여 입력하는 단계와, 두 번째 외부 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호가 발생되어 제1 데이터를 샘플링하는 단계와, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 샘플링 클럭 신호가 발생되어 제2 데이터를 샘플링하고, 제1 패스 제어 신호가 발생되어 상기 제1 데이터를 제1 패스에 샘플링하고, 상기 제2 데이터를 제2 패스에 샘플링하는 단계와, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호가 발생되어 제3 데이터를 샘플링하고, 라이트 클럭 신호가 발생되어 상기 제1 패스의 제1 데이터 및 상기 제2 패스의 제2 데이터를 상기 메모리 셀에 기입하는 단계와, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 샘플링 클럭 신호가 발생되어 제4 데이터를 샘플링하고, 제2 패스 제어 신호가 발생되어 상기 제3 데이터를 제2 패스에 샘플링하고, 상기 제4 데이터를 제1 패스에 샘플링하는 단계와, 네 번째 외부 클럭 신호 의 상승 에지에 동기하여 라이트 클럭 신호가 발생되어 상기 제1 패스의 제4 데이터 및 상기 제2 패스의 제3 데이터를 상기 메모리 셀에 기입하는 단계를 포함한다.
또한, 상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 데이터 샘플링 회로는 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 회로에 있어서, 어드레스 신호 및 샘플링 클럭 신호에 응답하여 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 발생하는 패스 제어 신호 발생 회로와, 상기 제1 및 제2 패스 제어 신호에 응답하여 입력 데이터들을 제1 또는 제2 패스에 샘플링하는 패스 제어 회로와, 라이트 클럭 신호에 응답하여 상기 샘플링된 데이터들을 상기 메모리 셀에 기입하는 라이트 제어 회로를 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 4 내지 도 6은 본 발명의 실시예에 따른 DDR 에스램 장치에서의 데이터 샘플링 회로를 보여주는 회로도로서, 상기 도 4 내지 도 6을 참조하여 구체적으로 살펴보면 다음과 같다.
도 4 내지 도 6을 참조하면, 본 발명의 실시예에 따른 데이터 샘플링 회로는 크게 패스 제어 신호 발생 회로(200)와, 패스 제어 회로(300)와, 라이트 제어 회로(400)를 포함한다. 도 4에서 보여지는 바와 같이, 패스 제어 신호 발생 회로(200)는 인가되는 샘플링 클럭 신호(SCLK, sampling clock signal)를 반전하는 제1 반전부(212)와, 상기 반전된 샘플링 클럭 신호(/SCLK) 및 어드레스 신호(A0)를 입력으로 하는 제1 낸드 게이트(202)와, 상기 제1 낸드 게이트(202)의 출력을 반전하는 제2 반전부(216)와, 어드레스 신호(A0)를 반전하는 제3 반전부(214)와, 상기 샘플링 클럭 신호의 반전 신호(/SCLK) 및 상기 어드레스 신호의 반전 신호(/A0)를 입력으로 하는 제2 낸드 게이트(204)와, 상기 제2 낸드 게이트의 출력을 반전하는 제4 반전부(218)를 포함한다. 상기 패스 제어 신호 발생 회로(200)는 외부 클럭 신호에 동기하여 발생되는 샘플링 클럭 신호(SCLK) 및 어드레스 신호(A0)의 논리 상태에 따라 패스 제어 신호(PS1, PS2)를 발생한다. 예컨대, 어드레스 신호(A0)가 “1”상태로 입력되고, 샘플링 클럭 신호(SCLK)가 “1”상태에서 “0”상태로 천이되면, 어드레스 신호(A0) 및 샘플링 클럭 신호의 반전 신호(/SCLK)가 제1 낸드 게이트에 입력되어 제1 낸드 게이트(202)는 “0”상태의 제1 패스 제어 신호(PS1)가 발생되고, 어드레스 신호의 반전 신호(/A0) 및 샘플링 클럭 신호의 반전 신호(/SCLK)가 제2 낸드 게이트에 입력되어 제2 낸드 게이트(204)는 “1”상태의 제2 패스 제어 신호(PS2)가 발생된다. 또한, 어드레스 신호(A0)가 “0”상태로 입력되고, 샘플링 클럭 신호(SCLK)가 “1”상태에서 “0”상태로 천이되면, 어드레스 신호(A0) 및 샘플링 클럭 신호의 반전 신호(SCLK)가 제1 낸드 게이트에 입력되어 제1 낸드 게이트(202)는 “1”상태의 제1 패스 제어 신호(PS1)가 발생되고, 어드레스 신호의 반전 신호(/A0) 및 샘플링 클럭 신호의 반전 신호(/SCLK)가 제2 낸드 게이트에 입력되어 제2 낸드 게이트(204)는 “0”상태의 제2 패스 제어 신호(PS2)가 발생된다.
도 5에서 보여지는 바와 같이, 패스 제어 회로(300)는 제1 데이터(SD1)를 입력 신호로 하고, 반전된 제1 패스 제어 신호(/PS1)를 클럭 신호로 하는 제1 및 제3 클럭 인버터(302, 306)와, 제2 데이터(SD2)를 입력 신호로 하고, 반전된 제2 패스 제어 신호(/PS2)를 클럭 신호로 하는 제2 및 제4 클럭 인버터(304, 308)와, 상기 제1 및 제2 클럭 인버터(302, 304)의 출력을 래치 형태로 저장하고, 상기 제1 및 제2 클럭 인버터(302, 304)의 출력을 반전하는 제1 래치(310)와, 상기 제3 및 제4 클럭 인버터(306, 308)의 출력을 래치 형태로 저장하고, 상기 제3 및 제4 클럭 인버터(306, 308)의 출력을 반전하는 제2 래치(320)를 포함한다. 예컨대, 상기 패스 제어 신호 발생 회로(200)에서 “0”상태의 제1 패스 제어 신호(PS1) 및 “1”상태의 제2 패스 제어 신호(PS2)가 발생되면, 상기 제1 내지 제4 클럭 인버터(302, 304, 306, 308)에 “1”상태의 반전된 제1 패스 제어 신호(PS1)가 인가되어, 제1 클럭 인버터(302)는 제1 데이터(SD1)를 반전하여 출력하고, 제1 래치(310)는 상기 제1 클럭 인버터의 출력을 반전 출력하여 상기 제1 데이터(SD1)가 제1 패스(Path1)에 샘플링되도록 한다. 그리고, 제3 클럭 인버터(306)는 제2 데이터(SD2)를 반전하여 출력하고, 제2 래치(320)는 상기 제3 클럭 인버터의 출력을 반전 출력하여 상기 제2 데이터(SD2)가 제2 패스(Path2)에 샘플링되도록 한다. 또한, 상기 패스 제어 신호 발생 회로(200)에서 “1”상태의 제1 패스 제어 신호(PS1) 및 “0”상태의 제2 패스 제어 신호(PS2)가 발생되면, 상기 제1 내지 제4 클럭 인버터(302, 304, 306, 308)에 “1”상태의 반전된 제2 패스 제어 신호(/PS2)가 인가되어, 제2 클럭 인버터(304)는 제2 데이터(SD2)를 반전하여 출력하고, 제1 래치(310)는 상기 제1 클럭 인버터의 출력을 반전 출력하여 상기 제2 데이터(SD2)가 제1 패스(Path1)에 샘플링되도록 한다. 그리고, 제4 클럭 인버터(308)는 제1 데이터(SD1)를 반전하여 출력하고, 제2 래치(320)는 상기 제4 클럭 인버터의 출력을 반전 출력하여 상기 샘플된 제1 데이터(SD1)가 제2 패스(Path2)에 샘플링되도록 한다.
도 6에서 보여지는 바와 같이, 라이트 제어 회로(400)는 라이트 클럭 신호(WCLK)를 반전하는 반전부(430)와, 제1 데이터(D1)를 입력 신호로 하고, 반전된 라이트 클럭 신호(/WCLK)를 클럭 신호로 하는 제1 클럭 인버터(402)와, 상기 제1 클럭 인버터(402)의 출력을 래치 형태로 저장하고, 상기 제1 클럭 인버터(402)의 출력을 반전하는 제1 래치(410)와, 상기 제1 래치의 출력 신호를 입력 신호로 하고, 상기 라이트 클럭 신호(WCLK)를 클럭 신호로 하는 제2 클럭 인버터(404)와, 상기 제2 클럭 인버터의 출력을 래치 형태로 저장하고, 상기 제2 클럭 인버터의 출력을 반전하는 제2 래치(420)를 포함한다. 또한, 상기 라이트 제어 회로(400)는 제2 데이터(D2)를 입력 신호로 하고, 반전된 라이트 클럭 신호(/WCLK)를 클럭 신호로 하는 제3 클럭 인버터(406)와, 상기 제3 클럭 인버터(406)의 출력을 래치 형태로 저장하고, 상기 제3 클럭 인버터(406)의 출력을 반전하는 제3 래치(430)와, 상기 제3 래치의 출력 신호를 입력 신호로 하고, 상기 라이트 클럭 신호(WCLK)를 클 럭 신호로 하는 제4 클럭 인버터(408)와, 상기 제4 클럭 인버터의 출력을 래치 형태로 저장하고, 상기 제4 클럭 인버터의 출력을 반전하는 제4 래치(440)를 포함한다. 상기 라이트 제어 회로(400)는 외부 클럭 신호의 상승 에지에 동기하여 발생되는 라이트 클럭 신호가 인가되면, 각 패스에 따라 제1 및 제2 데이터(D1, D2)를 메모리 셀에 기입한다.
도 7은 본 발명의 실시예에 따른 DDR 에스램 장치의 CC 모드에서의 데이터 샘플링 동작을 보여주는 동작 타이밍도로서, 상기 도 7을 참조하여 본 발명의 실시예에 따른 데이터 샘플링 방법을 살펴보면 다음과 같다.
도 7을 참조하면, 본 발명의 실시예에 따른 DDR 에스램 장치의 CC 모드에서는 라이트 명령의 첫 번째 외부 클럭 신호(External clock: ECLK)에 응답하여 상기 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 중심에서 4개의 제1 내지 제4 데이터(D1_H, D1_L, D2_H, D2_L)가 연속하여 입력된다. 상기 외부 클럭 신호는 듀티비가 40% 내지 60%인 클럭 신호를 나타낸다. 이어서, 두 번째 외부 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제1 데이터(D1_H)가 샘플링되도록 한다. 다음으로, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 샘플링 클럭 신호(Sampling clock 2: SCLK2)가 발생되어 제2 데이터(D1_L)가 샘플링되도록 한다. 그리고, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 제1 패스 제어 신호(Path control signal 1: PS1)가 발생되어, 상기 제1 데이터(D1_H)가 제1 패스(Path 1)에 샘플링되도록 하고, 상기 제2 데이터(D1_L)가 제2 패스(Path 2)에 샘플링되도록 한다. 상 기 제1 패스 제어 신호(Path control signal 1)는 어드레스 신호가 “1”상태에서 제1 데이터(D1_H)를 제1 패스(Path1)에 연결시키고, 제2 데이터(D1_L)를 제2 패스(Path2)에 연결시키다.
이어서, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제3 데이터(D2_H)가 샘플링되도록 한다. 그리고, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 라이트 클럭 신호(WCLK)가 발생되어 상기 제1 패스의 제1 데이터(D1_H) 및 상기 제2 패스의 제2 데이터(D1_L)가 메모리 셀에 기입되도록 한다. 다음으로, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 샘플링 클럭 신호(Sampling clock 2: SCLK2)가 발생되어 제4 데이터(D2_L)가 샘플링되도록 한다. 그리고, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 패스 제어 신호(Path control signal 2: PS2)가 발생되어, 상기 제3 데이터(D2_H)를 제2 패스(Path 2)에 샘플링되도록 하고, 상기 제4 데이터(D2_L)를 제1 패스(Path 1)에 샘플링되도록 한다. 상기 제2 패스 제어 신호(Path control signal 2)는 어드레스 신호가 “0”상태에서 제3 데이터(D2_H)를 제2 패스(Path2)에 연결시키고, 제4 데이터(D2_L)를 제1 패스(Path1)에 연결시키다.
이어서, 네 번째 외부 클럭 신호, 즉 다음 사이클의 첫 번째 외부 클럭 신호의 상승 에지에 동기하여 라이트 클럭 신호가 발생되어 상기 제1 패스의 제4 데이터(D2_L) 및 상기 제2 패스의 제3 데이터(D2_H)가 메모리 셀에 기입되도록 한다.
이와 같이, 외부 클럭 신호의 하강 에지에 동기하여 발생되는 패스 제어 신 호를 사용하여 데이터의 패스를 지정해 줌으로써 라이트 클럭 신호(WCLK)가 샘플링해야 할 데이터의 중심에 위치되도록 하여 셋업 마진(setup margin: M1) 및 홀드 마진(hold margin: M2)을 충분히 갖도록 한다.
도 8은 본 발명의 실시예에 따른 DDR 에스램 장치의 CA 모드에서의 데이터 샘플링 동작을 보여주는 동작 타이밍도로서, 상기 도 8을 참조하여 본 발명의 실시예에 따른 데이터 샘플링 방법을 살펴보면 다음과 같다.
도 8을 참조하면, 본 발명의 실시예에 따른 DDR 에스램 장치의 CA 모드에서는 라이트 명령의 첫 번째 외부 클럭 신호(External clock: ECLK)에 응답하여 상기 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 상승 에지 또는 하강 에지에서 4개의 제1 내지 제4 데이터(D1_H, D1_L, D2_H, D2_L)가 연속하여 입력된다. 상기 외부 클럭 신호는 듀티비가 40% 내지 60%인 클럭 신호를 나타낸다. 이어서, 두 번째 외부 클럭 신호의 상승 에지에 동기하여 두 번째 외부 클럭 신호의 제1 중심에서 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제1 데이터(D1_H)가 샘플링되도록 한다. 다음으로, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 두 번째 외부 클럭 신호의 제2 중심에서 제2 샘플링 클럭 신호(Sampling clock 2: SCLK2)가 발생되어 제2 데이터(D1_L)가 샘플링되도록 한다. 그리고, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 두 번째 외부 클럭 신호의 제2 중심에서 제1 패스 제어 신호(Path control signal 1: PS1)가 발생되어, 상기 제1 데이터(D1_H)가 제1 패스(Path 1)에 샘플링되도록 하고, 상기 제2 데이터(D1_L)가 제2 패스(Path 2)에 샘플링되도록 한다. 상기 제1 패스 제어 신호(Path control signal 1)는 어드레스 신호가 “1”상태에서 제1 데이터(D1_H)를 제1 패스(Path1)에 연결시키고, 제2 데이터(D1_L)를 제2 패스(Path2)에 연결시키다.
이어서, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 라이트 클럭 신호(WCLK)가 발생되어, 상기 제1 패스의 제1 데이터(D1_H) 및 상기 제2 패스의 제2 데이터(D1_L)가 메모리 셀에 기입되도록 한다. 그리고, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 세 번째 외부 클럭 신호의 제1 중심에서 제1 샘플링 클럭 신호(Sampling clock 1: SCLK1)가 발생되어 제3 데이터(D2_H)가 샘플링되도록 한다. 다음으로, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 세 번째 외부 클럭 신호의 제2 중심에서 제2 샘플링 클럭 신호(Sampling clock 2: SCLK2)가 발생되어 제4 데이터(D2_L)가 샘플링되도록 한다. 그리고, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 세 번째 외부 클럭 신호의 제2 중심에서 제2 패스 제어 신호(Path control signal 2: PS2)가 발생되어, 상기 제3 데이터(D2_H)를 제2 패스(Path 2)에 샘플링되도록 하고, 상기 제4 데이터(D2_L)를 제1 패스(Path 1)에 샘플링되도록 한다. 상기 제2 패스 제어 신호(Path control signal 2)는 어드레스 신호가 “0”상태에서 제3 데이터(D2_H)를 제2 패스(Path2)에 연결시키고, 제4 데이터(D2_L)를 제1 패스(Path1)에 연결시키다.
이어서, 네 번째 외부 클럭 신호, 즉 다음 사이클의 첫 번째 외부 클럭 신호의 상승 에지에 동기하여 라이트 클럭 신호가 발생되어 상기 제1 패스의 제4 데이터(D2_L) 및 상기 제2 패스의 제3 데이터(D2_H)가 메모리 셀에 기입되도록 한다.
이와 같이, 외부 클럭 신호의 하강 에지에 동기하여 외부 클럭 신호의 제2 중심에서 발생되는 패스 제어 신호를 사용하여 데이터의 패스를 지정해 줌으로써 라이트 클럭 신호(WCLK)가 샘플링해야 할 데이터의 1/4 지점에 위치되도록 하여 적어도 1/4 사이클 이상의 셋업 마진(setup margin: M1) 및 홀드 마진(hold margin: M2)을 갖도록 한다.
상술한 바와 같이, 본 발명의 실시예에 따른 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로에 의하면, DDR 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에 있어서 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 동작 주파수에 관계없이 일정한 셋업 마진 및 홀드 마진을 확보할 수 있다.
또한, 외부 클럭 신호의 하강 에지에 동기하여 제1 및 제2 패스 제어 신호를 발생시켜 데이터의 패스를 지정해 줌으로써 라이트 클럭 신호(WCLK)가 샘플링해야 할 데이터의 중심 또는 1/4 지점에 위치되도록 하여 모든 동작 모드에서 적어도 1/4 사이클 이상의 셋업 마진 및 홀드 마진을 확보할 수 있다.
또한, 외부 클럭 신호의 하강 에지에 동기하는 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 모든 동작 모드에서 충분한 셋업 마진 및 홀드 마진을 확보하여 셋업 및 홀드시 발생되는 내부 에러를 저감 또는 최소화할 수 있으므로 반도체 메모리 장치의 동작 속도를 최대화할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로는 상기 실시예에 한정되지 않고, 본 발명의 기본 원 리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다. 예컨대, 본 발명에 따른 데이터 샘플링 회로는 어드레스 신호 및 샘플링 클럭 신호에 응답하여 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 발생시키고, 상기 제1 및 제2 패스 제어 신호에 응답하여 데이터를 제1 또는 제2 패스에 샘플링되도록 다양하게 설계되어 적용될 수 있을 것이다.
상술한 바와 같이, 본 발명은 DDR 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에 있어서 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 동작 주파수에 관계없이 일정한 셋업 마진 및 홀드 마진을 확보하는 효과를 갖는다.
또한, 본 발명은 외부 클럭 신호의 하강 에지에 동기하여 제1 및 제2 패스 제어 신호를 발생시켜 데이터의 패스를 지정해 줌으로써 라이트 클럭 신호(WCLK)가 샘플링해야 할 데이터의 중심 또는 1/4 지점에 위치되도록 하여 모든 동작 모드에서 적어도 1/4 사이클 이상의 셋업 마진 및 홀드 마진을 확보하는 효과를 갖는다.
또한, 본 발명은 외부 클럭 신호의 하강 에지에 동기하는 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 모든 동작 모드에서 충분한 셋업 마진 및 홀드 마진을 확보하여 셋업 및 홀드시 발생되는 내부 에러를 저감 또는 최소화할 수 있으므로 반도체 메모리 장치의 동작 속도를 최대화하는 효과를 갖는다.

Claims (20)

  1. 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 방법에 있어서:
    라이트 명령 신호인 첫 번째 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 제1 내지 제4 데이터를 연속하여 입력하는 단계;
    두 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제1 패스 제어 신호에 응답하여 상기 제1 데이터를 제1 패스에 샘플링하고, 상기 제2 데이터를 제2 패스에 샘플링하는 단계;
    세 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제1 데이터 및 상기 제2 패스의 제2 데이터를 상기 메모리 셀에 기입하는 단계
    세 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제2 패스 제어 신호에 응답하여 상기 제3 데이터를 제2 패스에 샘플링하고, 상기 제4 데이터를 제1 패스에 샘플링하는 단계; 및
    네 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제4 데이터 및 상기 제2 패스의 제3 데이터를 상기 메모리 셀에 기입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  2. 제 1항에 있어서,
    상기 외부 클럭 신호는 듀티비가 40% 내지 60%인 클럭 신호인 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  3. 제 1항에 있어서,
    상기 제1 및 제2 패스 제어 신호는 외부 클럭 신호의 하강 에지에 동기하여 발생되는 클럭 신호인 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  4. 제 1항에 있어서,
    제1 패스 제어 신호는 상기 반도체 메모리 장치에 인가되는 어드레스 신호가 “1”상태인 경우, 상기 제1 데이터를 제1 패스에 샘플링하고, 상기 제2 데이터를 제2 패스에 샘플링하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  5. 제 1항에 있어서,
    제2 패스 제어 신호는 상기 반도체 메모리 장치에 인가되는 어드레스 신호가 “0”상태인 경우, 상기 제3 데이터를 제2 패스에 샘플링하고, 상기 제4 데이터를 제1 패스에 샘플링하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  6. 제 1항에 있어서,
    상기 DDR 모드는 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 중심에서 데이터를 입력받는 CC(Clock Centered) 모드를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  7. 제 1항에 있어서,
    CC 모드에서 상기 라이트 클럭 신호는 상기 패스에 샘플링된 제1 내지 제4 데이터의 중심에서 발생되는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  8. 제 1항에 있어서,
    상기 DDR 모드는 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 외부 클럭 신호의 상승 에지 또는 하강 에지에서 데이터를 입력받는 CA(Clock Aligned) 모드를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  9. 제 1항에 있어서,
    CA 모드에서 상기 라이트 클럭 신호는 상기 패스에 샘플링된 제1 내지 제4 데이터의 1/4 지점에서 발생되는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  10. 제 1항에 있어서,
    상기 반도체 메모리 장치는 에스램(SRAM) 장치인 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  11. 제 1항에 있어서,
    상기 반도체 메모리 장치의 라이트 동작은 세 번의 외부 클럭 신호를 하나의 사이클로 하여 이루어짐을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  12. 제 1항에 있어서,
    CC 및 CA 모드에서 상기 반도체 메모리 장치의 라이트 동작시 적어도 1/4 사이클 이상의 셋업 마진 및 홀드 마진을 확보하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  13. 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 방법에 있어서:
    라이트 명령 신호인 첫 번째 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 제1 내지 제4 데이터를 연속하여 입력하는 단계;
    두 번째 외부 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호가 발생되어 제1 데이터를 샘플링하는 단계;
    두 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 샘플링 클럭 신호가 발생되어 제2 데이터를 샘플링하고, 제1 패스 제어 신호가 발생되어 상기 제1 데이터를 제1 패스에 샘플링하고, 상기 제2 데이터를 제2 패스에 샘플링하는 단계;
    세 번째 외부 클럭 신호의 상승 에지에 동기하여 제1 샘플링 클럭 신호가 발생되어 제3 데이터를 샘플링하고, 라이트 클럭 신호가 발생되어 상기 제1 패스의 제1 데이터 및 상기 제2 패스의 제2 데이터를 상기 메모리 셀에 기입하는 단계;
    세 번째 외부 클럭 신호의 하강 에지에 동기하여 제2 샘플링 클럭 신호가 발 생되어 제4 데이터를 샘플링하고, 제2 패스 제어 신호가 발생되어 상기 제3 데이터를 제2 패스에 샘플링하고, 상기 제4 데이터를 제1 패스에 샘플링하는 단계; 및
    네 번째 외부 클럭 신호의 상승 에지에 동기하여 라이트 클럭 신호가 발생되어 상기 제1 패스의 제4 데이터 및 상기 제2 패스의 제3 데이터를 상기 메모리 셀에 기입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 방법.
  14. 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 회로에 있어서:
    어드레스 신호 및 샘플링 클럭 신호에 응답하여 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 발생하는 패스 제어 신호 발생 회로와;
    상기 제1 및 제2 패스 제어 신호에 응답하여 입력 데이터들을 제1 또는 제2 패스에 샘플링하는 패스 제어 회로와;
    라이트 클럭 신호에 응답하여 상기 샘플링된 데이터들을 상기 메모리 셀에 기입하는 라이트 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 회로.
  15. 제 14항에 있어서,
    상기 입력 데이터들은 라이트 명령 신호인 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 입력되는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 회로.
  16. 제 14항에 있어서,
    상기 샘플링 클럭 신호는 라이트 명령 신호인 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 발생되어 입력 데이터들을 샘플링하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 회로.
  17. 제 14항에 있어서,
    상기 제1 및 제2 패스 제어 신호는 라이트 명령 신호인 외부 클럭 신호의 하강 에지에 동기하여 발생되는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 회로.
  18. 제 14항에 있어서,
    상기 라이트 클럭 신호는 라이트 명령 신호인 외부 클럭 신호의 상승 에지에 동기하여 발생되는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 회로.
  19. 제 14항에 있어서,
    상기 반도체 메모리 장치는 에스램(SRAM) 장치인 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 회로.
  20. 제 14항에 있어서,
    상기 데이터 샘플링 회로의 라이트 동작은 세 번의 외부 클럭 신호를 하나의 사이클로 하여 이루어짐을 특징으로 하는 반도체 메모리 장치에서의 데이터 샘플링 회로.
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