JPS62205Y2 - - Google Patents
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- Publication number
- JPS62205Y2 JPS62205Y2 JP18245479U JP18245479U JPS62205Y2 JP S62205 Y2 JPS62205 Y2 JP S62205Y2 JP 18245479 U JP18245479 U JP 18245479U JP 18245479 U JP18245479 U JP 18245479U JP S62205 Y2 JPS62205 Y2 JP S62205Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- substrate bias
- bias generator
- substrate
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000000758 substrate Substances 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005086 pumping Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は、MOSメモリ等の半導体素子を搭載
した半導体基板に逆バイアスを印加する基板バイ
アス発生装置に関する。
した半導体基板に逆バイアスを印加する基板バイ
アス発生装置に関する。
ダイナミツク型のMOSメモリの場合に、アン
ダシユートによつて少数キヤリアが基板へ注入さ
れそれが電荷蓄積部へ侵入して蓄積情報が破壊さ
れることを防止するために、或いは基板電位を変
えてジヤンクシヨン容量を増大するのを防止する
等の目的から、基板を逆バイアスすることが行な
われる。この際バイアス電源を外部から供給する
と当然ピン数が増えるのでバイアス電源をチツプ
内部で発生すべく、チヤージポンプ型の基板バイ
アス発生器をチツプ内に設けることが行なわれて
いる。
ダシユートによつて少数キヤリアが基板へ注入さ
れそれが電荷蓄積部へ侵入して蓄積情報が破壊さ
れることを防止するために、或いは基板電位を変
えてジヤンクシヨン容量を増大するのを防止する
等の目的から、基板を逆バイアスすることが行な
われる。この際バイアス電源を外部から供給する
と当然ピン数が増えるのでバイアス電源をチツプ
内部で発生すべく、チヤージポンプ型の基板バイ
アス発生器をチツプ内に設けることが行なわれて
いる。
ところで基板バイアス発生器を搭載したデバイ
スの動作モードは常に一定してはおらず、例えば
ダイナミツク型MOSメモリであれば最高周波数
で動作する状態、時々読出される程度の状態、ペ
ージモードで動作する状態等がある。このため、
基板バイアス発生器の逆バイアス印加条件を最大
能力が要求される最高動作周波数時に適合させる
とすれば、時々しか読出されない状態ではチヤー
ジポンピングが過度に行なわれて基板電位が深い
方向に移行し過ぎ、電力消費の他に素子のしきい
値電圧Vthが変動してしまうなどの問題が生ず
る。これとは逆の場合は当然チヤージポンピング
不足で、基板電位上昇の不都合が生ずる。従つて
デバイスの各状態に最適な逆バイアスが印加され
るように、基板バイアス発生器を複数個用いて
各々をそれぞれの信号で動作させてこれを解決す
ることが考えられるが、このようにすると本体部
のスペースが低下するので好ましくない。
スの動作モードは常に一定してはおらず、例えば
ダイナミツク型MOSメモリであれば最高周波数
で動作する状態、時々読出される程度の状態、ペ
ージモードで動作する状態等がある。このため、
基板バイアス発生器の逆バイアス印加条件を最大
能力が要求される最高動作周波数時に適合させる
とすれば、時々しか読出されない状態ではチヤー
ジポンピングが過度に行なわれて基板電位が深い
方向に移行し過ぎ、電力消費の他に素子のしきい
値電圧Vthが変動してしまうなどの問題が生ず
る。これとは逆の場合は当然チヤージポンピング
不足で、基板電位上昇の不都合が生ずる。従つて
デバイスの各状態に最適な逆バイアスが印加され
るように、基板バイアス発生器を複数個用いて
各々をそれぞれの信号で動作させてこれを解決す
ることが考えられるが、このようにすると本体部
のスペースが低下するので好ましくない。
本考案はこの点を改善するために、基板バイア
ス発生器を搭載する半導体装置のチツプに、該基
板バイアス発生器を駆動する複数の信号源、発振
器およびコントロール回路を設け、該コントロー
ル回路によつて該信号源および発振器の出力を時
系列に合成した、または優先度に従つて選択した
信号により該基板バイアス発生器を駆動するよう
にしてなることを特徴とするものであるが、以下
図示の実施例を参照しながらこれを詳細に説明す
る。
ス発生器を搭載する半導体装置のチツプに、該基
板バイアス発生器を駆動する複数の信号源、発振
器およびコントロール回路を設け、該コントロー
ル回路によつて該信号源および発振器の出力を時
系列に合成した、または優先度に従つて選択した
信号により該基板バイアス発生器を駆動するよう
にしてなることを特徴とするものであるが、以下
図示の実施例を参照しながらこれを詳細に説明す
る。
第１図は本考案の一実施例を示す概略ブロツク
図で、１はバイアス電圧ＶBBを発生するチヤージ
ポンプ型の基板バイアス発生器であり、メモリセ
ル群等を搭載するチツプの一部に設けられる。該
発生器１は通常１つの信号源からの信号または１
つの発振器からの信号のみを受けて駆動される
が、本考案では外部から本チツプに供給されるい
くつかの信号（クロツク）および本チツプに内蔵
された１もしくは複数の発振器出力をコントロー
ル回路５でコントロールして該発生器１を駆動す
る。２および３は外部からの信号をレベル変換す
る信号源であり、４はチツプに設けた発振器の１
つである。これらの信号源２，３の出力φ１，φ
２および発振器４の出力OSCはコントロール回
路５に導びかれ、基板バイアス発生器１を駆動す
る信号φ３に変換される。コントロール回路５は
信号φ１，φ２，OSCの１つの優先度に従い選
択し、またはこれらを時系列に合成して信号φ３
を得るものであるが、後者の例を第２図に示す。
図で、１はバイアス電圧ＶBBを発生するチヤージ
ポンプ型の基板バイアス発生器であり、メモリセ
ル群等を搭載するチツプの一部に設けられる。該
発生器１は通常１つの信号源からの信号または１
つの発振器からの信号のみを受けて駆動される
が、本考案では外部から本チツプに供給されるい
くつかの信号（クロツク）および本チツプに内蔵
された１もしくは複数の発振器出力をコントロー
ル回路５でコントロールして該発生器１を駆動す
る。２および３は外部からの信号をレベル変換す
る信号源であり、４はチツプに設けた発振器の１
つである。これらの信号源２，３の出力φ１，φ
２および発振器４の出力OSCはコントロール回
路５に導びかれ、基板バイアス発生器１を駆動す
る信号φ３に変換される。コントロール回路５は
信号φ１，φ２，OSCの１つの優先度に従い選
択し、またはこれらを時系列に合成して信号φ３
を得るものであるが、後者の例を第２図に示す。
同図のコントロール回路５は、信号φ１，φ
２，OSCを各入力とする３個のＬ（ロー）レベ
ルへの変化を検出する回路５１，５２，５３、お
よびこれらの出力φ1′，φ2′，OSC′を時系列に合
成するナンドゲート５４からなり、該ゲート５４
の出力が基板バイアス発生器１に対する可変駆動
信号φ３となる。変化点検出回路５１〜５３は同
一構成であり、例えば検出回路５１の場合には入
力φ１を反転するインバータINV、その反転出力
１と入力φ１との遅延したオア論理をとるバツ
フアBUFとからなり、入力φ１の立下り後一定
遅延において立上る一定幅の変化点信号φ1′（リ
ターン“Ｈ”）を出力する。第３図に各部信号波
形を示すが、最終出力φ３はφ1′，φ2′，OSC′で
あり、入力φ１，φ２，OSCの情報が全て含ま
れる。従つて、発振器４が常時発振するものとす
れば、信号φ３は、信号φ１，φ２がなければ信
号OSCそのものであり、基板バイアス発生器１
を最も長周期で駆動する。従つてこの場合にはメ
モリセルなどの素子を搭載した基板の電荷はさほ
ど引抜かれない。これに対し信号φ１，φ２が加
わると、信号φ３の波数が増加して高周波数化さ
れるので、基板バイアス発生器１は頻繁にチヤー
ジポンプを繰り返し、基板負バイアス動作を強化
する。信号φ１，φ２がMOSメモリに対する駆
動クロツク（アドレス信号端子を時分割使用して
ピン数減少を図つたメモリチツプではクロツクは
２相クロツクを用いる）をレベル変換したもので
あれば、そのチツプ選択時に基板電荷は高速度で
引抜かれる。そして、チツプが非選択になつて信
号φ１，φ２が消滅すると、信号φ３の周波数は
OSCそれ自身に戻り、こうして、常に基板に対
して最適バイアスを与えることができる。
２，OSCを各入力とする３個のＬ（ロー）レベ
ルへの変化を検出する回路５１，５２，５３、お
よびこれらの出力φ1′，φ2′，OSC′を時系列に合
成するナンドゲート５４からなり、該ゲート５４
の出力が基板バイアス発生器１に対する可変駆動
信号φ３となる。変化点検出回路５１〜５３は同
一構成であり、例えば検出回路５１の場合には入
力φ１を反転するインバータINV、その反転出力
１と入力φ１との遅延したオア論理をとるバツ
フアBUFとからなり、入力φ１の立下り後一定
遅延において立上る一定幅の変化点信号φ1′（リ
ターン“Ｈ”）を出力する。第３図に各部信号波
形を示すが、最終出力φ３はφ1′，φ2′，OSC′で
あり、入力φ１，φ２，OSCの情報が全て含ま
れる。従つて、発振器４が常時発振するものとす
れば、信号φ３は、信号φ１，φ２がなければ信
号OSCそのものであり、基板バイアス発生器１
を最も長周期で駆動する。従つてこの場合にはメ
モリセルなどの素子を搭載した基板の電荷はさほ
ど引抜かれない。これに対し信号φ１，φ２が加
わると、信号φ３の波数が増加して高周波数化さ
れるので、基板バイアス発生器１は頻繁にチヤー
ジポンプを繰り返し、基板負バイアス動作を強化
する。信号φ１，φ２がMOSメモリに対する駆
動クロツク（アドレス信号端子を時分割使用して
ピン数減少を図つたメモリチツプではクロツクは
２相クロツクを用いる）をレベル変換したもので
あれば、そのチツプ選択時に基板電荷は高速度で
引抜かれる。そして、チツプが非選択になつて信
号φ１，φ２が消滅すると、信号φ３の周波数は
OSCそれ自身に戻り、こうして、常に基板に対
して最適バイアスを与えることができる。
優先選択する場合はコントロール回路５を、例
えば新しい信号が発生したとき、今まで基板バイ
アス発生回路を駆動していた信号を遮断して該新
信号に切換える回路、または周波数の高い方の信
号を選択する回路等とすればよい。
えば新しい信号が発生したとき、今まで基板バイ
アス発生回路を駆動していた信号を遮断して該新
信号に切換える回路、または周波数の高い方の信
号を選択する回路等とすればよい。
以上述べたように本考案によれば、基板バイア
ス発生器数を増大することなくデバイスの動作状
態に合わせた最適バイアス電圧を発生できる利点
がある。
ス発生器数を増大することなくデバイスの動作状
態に合わせた最適バイアス電圧を発生できる利点
がある。
第１図は本考案の一実施例を示す概略ブロツク
図、第２図は第１図のコントロール回路の一例を
示す構成図、第３図はこれらの各部信号波形図で
ある。 図中、１は基板バイアス発生器、２，３は信号
源、４は発振器、５はコントロール回路である。
図、第２図は第１図のコントロール回路の一例を
示す構成図、第３図はこれらの各部信号波形図で
ある。 図中、１は基板バイアス発生器、２，３は信号
源、４は発振器、５はコントロール回路である。
Claims (1)
- 基板バイアス発生器を搭載する半導体装置のチ
ツプに、該基板バイアス発生器を駆動する複数の
信号源、発振器およびコントロール回路を設け、
該コントロール回路によつて該信号源および発振
器の出力を時系列に合成した、または優先度に従
つて選択した信号により該基板バイアス発生器を
駆動するようにしてなることを特徴とする基板バ
イアス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245479U JPS62205Y2 (ja) | 1979-12-27 | 1979-12-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245479U JPS62205Y2 (ja) | 1979-12-27 | 1979-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5699865U JPS5699865U (ja) | 1981-08-06 |
| JPS62205Y2 true JPS62205Y2 (ja) | 1987-01-07 |
Family
ID=29692786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18245479U Expired JPS62205Y2 (ja) | 1979-12-27 | 1979-12-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62205Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638464A (en) * | 1983-11-14 | 1987-01-20 | International Business Machines Corp. | Charge pump system for non-volatile ram |
| JP2688976B2 (ja) * | 1989-03-08 | 1997-12-10 | 三菱電機株式会社 | 半導体集積回路装置 |
-
1979
- 1979-12-27 JP JP18245479U patent/JPS62205Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5699865U (ja) | 1981-08-06 |
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