JPS6220041A - デ−タ処理装置の非同期デ−タ転送回路 - Google Patents
デ−タ処理装置の非同期デ−タ転送回路Info
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- JPS6220041A JPS6220041A JP60159761A JP15976185A JPS6220041A JP S6220041 A JPS6220041 A JP S6220041A JP 60159761 A JP60159761 A JP 60159761A JP 15976185 A JP15976185 A JP 15976185A JP S6220041 A JPS6220041 A JP S6220041A
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- JP
- Japan
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- circuit
- data
- transfer
- memory
- buffer memory
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置に関し、特にそのメモリ回路と
処理回路との間でのデータ転送をバッファメモリ回路を
介して行うように構成したデータ転送回路に関する。
処理回路との間でのデータ転送をバッファメモリ回路を
介して行うように構成したデータ転送回路に関する。
（従来の技術）
従来、この種のデータ転送回路ではデータ処理装置の動
作全制御するマイクロプロセサにより、直接、メモリ回
路と処理回路との間でプログラムを転送したり、あるい
はＤＭＡ制御回路により、直接、メモリ回路と処理回路
との間でデータをＤＭＡ転送したりしていた。
作全制御するマイクロプロセサにより、直接、メモリ回
路と処理回路との間でプログラムを転送したり、あるい
はＤＭＡ制御回路により、直接、メモリ回路と処理回路
との間でデータをＤＭＡ転送したりしていた。
（発明が解決しようとする問題点）
上述した従来のデータ転送回路では、メモリ回路と処理
回路との間で直接、データ転送を行っているので、メモ
リ回路へのアクセスタイムと処理回路の処理時間との同
期をとｖながらの転送を行なわなければならない。従っ
て、データ転送中は例えば、マイクロプロセサのメモリ
回路からの命令フェッチが制限されたジ、あるいは処理
回路でのデータ処理動作が制限されたりして、全体とし
てデータ処理時間が長くなると云う欠点がある。
回路との間で直接、データ転送を行っているので、メモ
リ回路へのアクセスタイムと処理回路の処理時間との同
期をとｖながらの転送を行なわなければならない。従っ
て、データ転送中は例えば、マイクロプロセサのメモリ
回路からの命令フェッチが制限されたジ、あるいは処理
回路でのデータ処理動作が制限されたりして、全体とし
てデータ処理時間が長くなると云う欠点がある。
本発明の目的は、メモリ回路と処理回路との間に転送デ
ータを一時蓄積するバッファメモリを設け、バッファメ
モリへの書込みアドレスとバッファメモリからの読出し
アドレスとを個別に管理してバッファメモリにファース
トインファーストアウト（ＦＩＦＯ）動作させることに
より上記欠点を除去し、データ処理時間を短縮できるよ
うに構成した非同期データ転送回路を提供することにあ
る。
ータを一時蓄積するバッファメモリを設け、バッファメ
モリへの書込みアドレスとバッファメモリからの読出し
アドレスとを個別に管理してバッファメモリにファース
トインファーストアウト（ＦＩＦＯ）動作させることに
より上記欠点を除去し、データ処理時間を短縮できるよ
うに構成した非同期データ転送回路を提供することにあ
る。
（問題点を解決するための手段〕
本発明によるデータ処理装置の非同期データ転送回路は
、メモリ回路に格納されているデータを読出して処理回
路で処理し、メモリ回路に曹込むように構成されたもの
であって、ＤＭＡ制御回路と、バッファメモリ回路と、
書込み／読出しアドレスカウンタ手段と、セレクタ回路
と、データ方向制御／ゲート手段と、転送終結判定回路
とを具備して構成したものである。
、メモリ回路に格納されているデータを読出して処理回
路で処理し、メモリ回路に曹込むように構成されたもの
であって、ＤＭＡ制御回路と、バッファメモリ回路と、
書込み／読出しアドレスカウンタ手段と、セレクタ回路
と、データ方向制御／ゲート手段と、転送終結判定回路
とを具備して構成したものである。
ＤＭＡ制御回路は、メモリ回路と処理回路との間でデー
タ転送を制御するためのものである。
タ転送を制御するためのものである。
バッファメモリ回路はメモリ回路と処理回路との間で転
送されるデータを一時的に蓄積し、ファーストインファ
ーストアウト動作させるためのものである。
送されるデータを一時的に蓄積し、ファーストインファ
ーストアウト動作させるためのものである。
書込み／読出しアドレスカウンタ手段は、バッファメモ
リへの書込みアドレスおよび読出しアドレス全設定する
ためのものである。
リへの書込みアドレスおよび読出しアドレス全設定する
ためのものである。
セレクタ回路は、バッファメモリのアドレス番地に対し
て書込みアドレスと読出しアドレスとのいずれか一方を
入力するためのものである。
て書込みアドレスと読出しアドレスとのいずれか一方を
入力するためのものである。
データ方向制御／ゲート手段は、バッファメモリを介し
て転送されるデータの転送方向を制御するためのもので
ある。
て転送されるデータの転送方向を制御するためのもので
ある。
転送終結判定回路は、書込みアドレスと読出しアドレス
との間で一致を検出し、データの転送の終結を判定する
ためのものである。
との間で一致を検出し、データの転送の終結を判定する
ためのものである。
（実 施 例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による非同期データ転送回路の一実施
例を示すブロック図である。第１図において、１はマイ
クロプロセサ、２はメモリ回路、３はＤＭＡ制御回路、
４は処理回路、５はバッファメモリ、６は書込みアドレ
スカウンタ、７は読出しアドレスカウンタ、８はセレク
タ回路、９はアドレス−数構出回路、１０は転送終結判
定回路、１１はデータ方向制御回路、１２゜１３はそれ
ぞれゲート回路である。
例を示すブロック図である。第１図において、１はマイ
クロプロセサ、２はメモリ回路、３はＤＭＡ制御回路、
４は処理回路、５はバッファメモリ、６は書込みアドレ
スカウンタ、７は読出しアドレスカウンタ、８はセレク
タ回路、９はアドレス−数構出回路、１０は転送終結判
定回路、１１はデータ方向制御回路、１２゜１３はそれ
ぞれゲート回路である。
第１図において、マイクロプロセサ１はデータ処理装置
全体の動作を制御するプロセサであり、メモリ回路２に
格納されている処理前のデータｉＤＭＡ制御回路３の制
御により、まずバッファメモリ５に転送する。このとき
、ＤＭＡ制御回路３にはメモリ回路２からバッファメモ
リ５ヘデータ転送を行うためのＤ Ｍ Ａアドレスや転
送バイト数などの必要なデータを、マイクロプロセサエ
の指定により設定した後に転送開始の指示を与えている
。
全体の動作を制御するプロセサであり、メモリ回路２に
格納されている処理前のデータｉＤＭＡ制御回路３の制
御により、まずバッファメモリ５に転送する。このとき
、ＤＭＡ制御回路３にはメモリ回路２からバッファメモ
リ５ヘデータ転送を行うためのＤ Ｍ Ａアドレスや転
送バイト数などの必要なデータを、マイクロプロセサエ
の指定により設定した後に転送開始の指示を与えている
。
なお、バッファメモリ５への転送データの書込みアドレ
スは書込みアドレスカウンタ６のカウント値によって与
えられ、このカウンタ値はセレクタ回路８を介してバッ
ファメモリ５に４えられる。バッファメモリ５への転送
データの誓込み動作回数を計数するために、書込みアド
レスカウンタ６には書込み動作ごとにＷＡＯＬＫ信号が
与えられ、査込みアドレスカウンタ６は上記ＷＡＯＬＫ
信号の数を計数する。書込みアドレスカウンタ６のカウ
ント値は同時にアドレス−数構出回路６に入力され、読
出しアドレスカランタフのカウント値と比較される。比
較の結果、書込みアドレスカウンタ６のカウント値ト読
出しアドレスカウンタ７のカウント値とが不一致である
場合には、この旨を転送終結判定回路１０に出力する。
スは書込みアドレスカウンタ６のカウント値によって与
えられ、このカウンタ値はセレクタ回路８を介してバッ
ファメモリ５に４えられる。バッファメモリ５への転送
データの誓込み動作回数を計数するために、書込みアド
レスカウンタ６には書込み動作ごとにＷＡＯＬＫ信号が
与えられ、査込みアドレスカウンタ６は上記ＷＡＯＬＫ
信号の数を計数する。書込みアドレスカウンタ６のカウ
ント値は同時にアドレス−数構出回路６に入力され、読
出しアドレスカランタフのカウント値と比較される。比
較の結果、書込みアドレスカウンタ６のカウント値ト読
出しアドレスカウンタ７のカウント値とが不一致である
場合には、この旨を転送終結判定回路１０に出力する。
そこで、転送終結判定回路１０は処理回路４に対して転
送データの引取、！ｌｌｌを要求する。処理回路４は、
バッファメモリ５の転送データを引取るためにデータ転
送動作を開始スる。このとき、バッファメモリ５の読出
しアドレスは読出しアドレスカランタフのカウント値が
セレクタ回路８を介してバッファメモリ５に与えられる
。読出しアドレスカランタフには書込みアドレスカウン
タ６の場合と同様に、バッファメモリ５からの読出し動
作ごとにＦＬＡＯＬＫ信号が与えられ、読出しアドレス
カウンタ７はＥｔＡＯＬＫ信号の数を計数する。
送データの引取、！ｌｌｌを要求する。処理回路４は、
バッファメモリ５の転送データを引取るためにデータ転
送動作を開始スる。このとき、バッファメモリ５の読出
しアドレスは読出しアドレスカランタフのカウント値が
セレクタ回路８を介してバッファメモリ５に与えられる
。読出しアドレスカランタフには書込みアドレスカウン
タ６の場合と同様に、バッファメモリ５からの読出し動
作ごとにＦＬＡＯＬＫ信号が与えられ、読出しアドレス
カウンタ７はＥｔＡＯＬＫ信号の数を計数する。
次に、処理回路４で処理されたデータは上述した方法と
逆の動作で、バッファメモリ５を介してメモリ回路２へ
転送される。なお、これらのデータ転送における転送デ
ータの方向はデータ方向制御回路１１によりゲート回路
１２．１３’ｉ制御して決定される。
逆の動作で、バッファメモリ５を介してメモリ回路２へ
転送される。なお、これらのデータ転送における転送デ
ータの方向はデータ方向制御回路１１によりゲート回路
１２．１３’ｉ制御して決定される。
また、データの転送が終結したときには、書込みアドレ
スカウンタ６のカラントイ直と読出しアドレスカランタ
フのカウント値とが再び一致する。これをアドレス−数
構出回路９によって検出し、転送終結判定回路１０にデ
ータ転送の終結を通知し、転送終結判定回路１０から処
理回路４およびＤＭＡ制御回路３にデータ転送の終結を
通知して一連の転送動作が終結する。
スカウンタ６のカラントイ直と読出しアドレスカランタ
フのカウント値とが再び一致する。これをアドレス−数
構出回路９によって検出し、転送終結判定回路１０にデ
ータ転送の終結を通知し、転送終結判定回路１０から処
理回路４およびＤＭＡ制御回路３にデータ転送の終結を
通知して一連の転送動作が終結する。
（発明の効果）
以上説明したように本発明は、メモリ回路とデータ処理
回路との間のデータ転送をバッファメモリを介して行う
ことによジ、メモリ回路とデータ処理回路とで共に非同
期に転送を制御することができ、転送動作に関与するメ
モリ回路、およびデータ処理回路における所要時間を最
小にすることができる九め、効率的なデータ処理動作を
行うことができると云う効果がある。
回路との間のデータ転送をバッファメモリを介して行う
ことによジ、メモリ回路とデータ処理回路とで共に非同
期に転送を制御することができ、転送動作に関与するメ
モリ回路、およびデータ処理回路における所要時間を最
小にすることができる九め、効率的なデータ処理動作を
行うことができると云う効果がある。
第１図は、本発明による非同期データ転送回路の一実施
例を示すブロック図である。 １・・・マイクロプロセサ ２・・・メモリ回路３・
・・ＤＭＡ制御回路 ４・・・処理回路５・・・バ
ッファメモリ ６・・・書込みアドレスカウンタ ７・・・読出しアドレスカウンタ ８・・・セレクタ回路 ９・・・アドレス−数構出回路 １０・・・転送終結判定回路 １１・・・データ方向制御回路 １２．１３・・・ゲート回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽第１図
例を示すブロック図である。 １・・・マイクロプロセサ ２・・・メモリ回路３・
・・ＤＭＡ制御回路 ４・・・処理回路５・・・バ
ッファメモリ ６・・・書込みアドレスカウンタ ７・・・読出しアドレスカウンタ ８・・・セレクタ回路 ９・・・アドレス−数構出回路 １０・・・転送終結判定回路 １１・・・データ方向制御回路 １２．１３・・・ゲート回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽第１図
Claims (1)
- メモリ回路に格納されているデータを読出して処理回路
で処理し、前記メモリ回路に書込むように構成されたデ
ータ処理装置の非同期データ転送回路において、前記メ
モリ回路と前記処理回路との間でデータ転送を制御する
ためのＤＭＡ制御回路と、前記メモリ回路と前記処理回
路との間で転送されるデータを一時的に蓄積し、ファー
ストインファーストアウト動作させるためのバッファメ
モリ回路と、前記バッファメモリへの書込みアドレスお
よび読出しアドレスを設定するための書込み／読出しア
ドレスカウンタ手段と、前記バッファメモリのアドレス
番地に対して前記書込みアドレスと前記読出しアドレス
とのいずれか一方を入力するためのセレクタ回路と、前
記バッファメモリを介して転送されるデータの転送方向
を制御するためのデータ方向制御／ゲート手段と、前記
書込みアドレスと前記読出しアドレスとの間で一致を検
出し、前記データの転送の終結を判定するための転送終
結判定回路とを具備して構成したことを特徴とするデー
タ処理装置の非同期データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159761A JPS6220041A (ja) | 1985-07-19 | 1985-07-19 | デ−タ処理装置の非同期デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159761A JPS6220041A (ja) | 1985-07-19 | 1985-07-19 | デ−タ処理装置の非同期デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220041A true JPS6220041A (ja) | 1987-01-28 |
Family
ID=15700686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159761A Pending JPS6220041A (ja) | 1985-07-19 | 1985-07-19 | デ−タ処理装置の非同期デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220041A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468160A (en) * | 1987-08-13 | 1989-03-14 | Digital Equipment Corp | Method of packeting data |
| JPH01144751A (ja) * | 1987-08-13 | 1989-06-07 | Digital Equip Corp <Dec> | レピータボックス装置及びその通信方法 |
-
1985
- 1985-07-19 JP JP60159761A patent/JPS6220041A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468160A (en) * | 1987-08-13 | 1989-03-14 | Digital Equipment Corp | Method of packeting data |
| JPH01144751A (ja) * | 1987-08-13 | 1989-06-07 | Digital Equip Corp <Dec> | レピータボックス装置及びその通信方法 |
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