JPH0685154B2 - 中間バッファ制御方式 - Google Patents
中間バッファ制御方式Info
- Publication number
- JPH0685154B2 JPH0685154B2 JP62194850A JP19485087A JPH0685154B2 JP H0685154 B2 JPH0685154 B2 JP H0685154B2 JP 62194850 A JP62194850 A JP 62194850A JP 19485087 A JP19485087 A JP 19485087A JP H0685154 B2 JPH0685154 B2 JP H0685154B2
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- JP
- Japan
- Prior art keywords
- access
- cpu
- data
- main memory
- buffer storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ［概 要］ 本発明は主記憶とCPUとの間にそれぞれ容量の異なる２
組のバッファストレージを有する場合のデータ転送制御
に関し、 必要なデータを迅速に転送すると共に当面不用なデータ
の転送時期を制御することによりCPUの処理効率を高め
ることを目的とし、 MCUのバッファストレージ容量に対し、CPU側のバッファ
ストレージのブロックサイズが小であるとき、主記憶に
アクセスするためのムーブインアドレスレジスタと、ア
クセス中のデータ転送量を計数するアクセスカウンタ
と、上記アクセスカウンタの値が予め定めた値になった
とき前記ムーブインアドレスレジスタの主記憶アクセス
優先度を低下せしめる手段とを設けることにより構成す
る。
組のバッファストレージを有する場合のデータ転送制御
に関し、 必要なデータを迅速に転送すると共に当面不用なデータ
の転送時期を制御することによりCPUの処理効率を高め
ることを目的とし、 MCUのバッファストレージ容量に対し、CPU側のバッファ
ストレージのブロックサイズが小であるとき、主記憶に
アクセスするためのムーブインアドレスレジスタと、ア
クセス中のデータ転送量を計数するアクセスカウンタ
と、上記アクセスカウンタの値が予め定めた値になった
とき前記ムーブインアドレスレジスタの主記憶アクセス
優先度を低下せしめる手段とを設けることにより構成す
る。
［産業上の利用分野］ 本発明は主記憶とCPUとの間にそれぞれ容量の異なる２
組のバッファストレージを有する場合のデータ転送制御
に関し、特にMCU側に設けられたグローバルバッファス
トレージに対して、CPU側のローカルバッファストレー
ジのブロックサイズが小なる場合にCPUの処理効率を高
めることの可能な制御方式に係る。
組のバッファストレージを有する場合のデータ転送制御
に関し、特にMCU側に設けられたグローバルバッファス
トレージに対して、CPU側のローカルバッファストレー
ジのブロックサイズが小なる場合にCPUの処理効率を高
めることの可能な制御方式に係る。
［従来の技術］ 第２図は主記憶とCPU間のデータ転送について説明する
図であって、51はCPU、52はメモリコントロールユニッ
ト（図においては略号にてMCUと記載）、53はメインス
トレージユニット、54はローカルバッファストレージ
（図においては略号にてLBSと記載）、55はグローバル
バッファストレージ（図においては略号にてGBSと記
載）を表している。
図であって、51はCPU、52はメモリコントロールユニッ
ト（図においては略号にてMCUと記載）、53はメインス
トレージユニット、54はローカルバッファストレージ
（図においては略号にてLBSと記載）、55はグローバル
バッファストレージ（図においては略号にてGBSと記
載）を表している。
同図において、CPU51が、メインストレージユニット
（以下MSUともいう）53からデータを読み出すときは、
一旦MCU52のGBS55にデータを格納すると共に、CPU側に
データ送りLBS54に格納する。そして、CPUはLBS54にデ
ータがなければGBS55を探し、それでもだめならMSUにア
クセスしてこれらのデータを各バッファに格納する。
（以下MSUともいう）53からデータを読み出すときは、
一旦MCU52のGBS55にデータを格納すると共に、CPU側に
データ送りLBS54に格納する。そして、CPUはLBS54にデ
ータがなければGBS55を探し、それでもだめならMSUにア
クセスしてこれらのデータを各バッファに格納する。
第３図は第２図中のメモリコントロールユニットの構成
を示すブロック図であって、52、55は第２図と同様であ
り、56はCPUアドレスポートレジスタ、57はGBS優先順位
選択回路、58はMSU優先順位選択回路、59はCPUとのイン
タフェース、60はメインストレージユニットとのインタ
フェースを表している。
を示すブロック図であって、52、55は第２図と同様であ
り、56はCPUアドレスポートレジスタ、57はGBS優先順位
選択回路、58はMSU優先順位選択回路、59はCPUとのイン
タフェース、60はメインストレージユニットとのインタ
フェースを表している。
同図に示すように、GBS55あるいはMSUへのアクセスは、
それぞれ、GBS優先順位選択回路57あるいはMSU優先順位
選択回路58によって優先順位が高いものが選ばれて優先
的に処理される。
それぞれ、GBS優先順位選択回路57あるいはMSU優先順位
選択回路58によって優先順位が高いものが選ばれて優先
的に処理される。
［発明が解決しようとする問題点］ 上述したようなメインストレージユニットへのアクセス
において、CPUからメインストレージユニットへのアク
セスは読み出し（以下フェッチともいう）と書き込み
（以下ストアともいう）の順序が逆転するとデータに矛
盾を生ずるから、先に発生したアクセスに係る処理が終
了してから、次のアクセスに係る処理に移らなければな
らない。
において、CPUからメインストレージユニットへのアク
セスは読み出し（以下フェッチともいう）と書き込み
（以下ストアともいう）の順序が逆転するとデータに矛
盾を生ずるから、先に発生したアクセスに係る処理が終
了してから、次のアクセスに係る処理に移らなければな
らない。
そのため、LBSよりGBSのブロックサイズが大きいときに
は、アクセスの待ち合わせを行なわなければならないこ
とが発生する。
は、アクセスの待ち合わせを行なわなければならないこ
とが発生する。
例えば、LBSが32バイト/1ブロックであり、GBSが64バイ
ト/1ブロックであるとき、ブロックフェッチ→ストアの
順にアクセス要求があって、ブロックフェッチの過程で
GBSミスした場合について考えてみると、メインストレ
ージユニットへアクセスしてGBSへ必要なデータをムー
ブインするため、64バイト分の優先権（以下プライオリ
ティともいう）を得なければならない。
ト/1ブロックであるとき、ブロックフェッチ→ストアの
順にアクセス要求があって、ブロックフェッチの過程で
GBSミスした場合について考えてみると、メインストレ
ージユニットへアクセスしてGBSへ必要なデータをムー
ブインするため、64バイト分の優先権（以下プライオリ
ティともいう）を得なければならない。
この例の場合、第２図に英字符Ａで示したメインストレ
ージ53とMCU52との間のデータ転送は８バイト単位で行
なわれるため、第３図に示すCPUアドレスレポートレジ
スタを８個インクリメントし、MSU優先順位選択回路58
で優先順位を獲得する。そのため、前記ストアアクセス
は“８バイト×８回”の間（８τ）待たされることにな
る。
ージ53とMCU52との間のデータ転送は８バイト単位で行
なわれるため、第３図に示すCPUアドレスレポートレジ
スタを８個インクリメントし、MSU優先順位選択回路58
で優先順位を獲得する。そのため、前記ストアアクセス
は“８バイト×８回”の間（８τ）待たされることにな
る。
そして、このデータはLBSに転送されるがLBSは32バイト
/1ブロックであるから、後半の４τ分のデータは、直ち
に必要とされるものではなく、ストアデータは全く無意
味に４τの間待たされることになるという問題点があっ
た。
/1ブロックであるから、後半の４τ分のデータは、直ち
に必要とされるものではなく、ストアデータは全く無意
味に４τの間待たされることになるという問題点があっ
た。
本発明はこのような従来の問題点に鑑み、効率的なメモ
リアクセスを可能とする制御手段を提供することを目的
としている。
リアクセスを可能とする制御手段を提供することを目的
としている。
［問題点を解決するための手段］ 本発明によれば上述の目的は、前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、主
記憶とCPUとの間に、主記憶からのデータを一定のブロ
ックサイズごとに保持するグローバルバッファストレー
ジと該グローバルバッファストレージより転送を受けた
データを保持する該グローバルバッファストレージより
ブロックサイズの小なるローカルバッファストレージと
を具備する電子計算機において、主記憶にアクセスする
ためのムーブインアドレスレジスタと、アクセス中のデ
ータ転送量を計数するアクセスカウンタと、上記アクセ
スカウンタの値が予め定めた値になったとき前記ムーブ
インアドレスレジスタの主記憶アクセス優先度を低下せ
しめる手段とを設けたことを特徴とする中間バッファ制
御方式である。
載した手段により達成される。すなわち、本発明は、主
記憶とCPUとの間に、主記憶からのデータを一定のブロ
ックサイズごとに保持するグローバルバッファストレー
ジと該グローバルバッファストレージより転送を受けた
データを保持する該グローバルバッファストレージより
ブロックサイズの小なるローカルバッファストレージと
を具備する電子計算機において、主記憶にアクセスする
ためのムーブインアドレスレジスタと、アクセス中のデ
ータ転送量を計数するアクセスカウンタと、上記アクセ
スカウンタの値が予め定めた値になったとき前記ムーブ
インアドレスレジスタの主記憶アクセス優先度を低下せ
しめる手段とを設けたことを特徴とする中間バッファ制
御方式である。
［作 用］ 上述の手段において、例えば、LBSが32バイト/1ブロッ
クであり、GBSが64バイト/1ブロックであり、MSU→MCU
間は８バイト単位の転送方式を採っている場合について
説明すると、ブロックフェッチ→ストアの順でアクセス
要求が来たとき、MSUから前半の32バイト（８バイト×
４）の転送が終了した後、後半32バイトの転送を行なう
前に、後続のストア処理を行ない、その後の空き時間
に、前記後半32バイトの転送を行なうように制御され
る。これによりストアクセスは４τの間待つだけで処理
されることになる。
クであり、GBSが64バイト/1ブロックであり、MSU→MCU
間は８バイト単位の転送方式を採っている場合について
説明すると、ブロックフェッチ→ストアの順でアクセス
要求が来たとき、MSUから前半の32バイト（８バイト×
４）の転送が終了した後、後半32バイトの転送を行なう
前に、後続のストア処理を行ない、その後の空き時間
に、前記後半32バイトの転送を行なうように制御され
る。これによりストアクセスは４τの間待つだけで処理
されることになる。
このように、GBSだけが必要とするアクセスの処理をム
ーブインアドレスレジスタを制御することにより、CPU
からのアクセスの空き時間に実行することにより、後か
らのCPUのアクセスが、これを飛び越えて処理すること
を可能としている。
ーブインアドレスレジスタを制御することにより、CPU
からのアクセスの空き時間に実行することにより、後か
らのCPUのアクセスが、これを飛び越えて処理すること
を可能としている。
［実施例］ 第１図は本発明の１実施例のブロック図であって、MCU
の構成を示している。同図において、１はMCU、２はCPU
アドレスポートレジスタ、３はGBS優先順位選択回路、
４はMSU優先順位選択回路、５はGBS、６はインクリメン
ト機能付のMSブロックフェッチアドレスレジスタ、７は
アクセスカウンタ、８はCPUとのインタフェース、９は
メインストレージユニットとのインタフェースを表して
いる。
の構成を示している。同図において、１はMCU、２はCPU
アドレスポートレジスタ、３はGBS優先順位選択回路、
４はMSU優先順位選択回路、５はGBS、６はインクリメン
ト機能付のMSブロックフェッチアドレスレジスタ、７は
アクセスカウンタ、８はCPUとのインタフェース、９は
メインストレージユニットとのインタフェースを表して
いる。
同図において、CPUの求めるデータがGBSにないとき（GB
Sにミスしたとき）はMSUからデータをGBSにムーブイン
する必要がある。このときは、CPUアドレスポートレジ
スタ２をMSブロックフェッチアドレシレジスタ６に接続
して、CPUアドレスポートレジスタ２に保持されている
アドレス値を、MSブロックフェッチアドレスレジスタ６
に転送し、アクセスカウンタの値を“0"にして、MSUへ
のアクセス（ムーブイン）を開始する。
Sにミスしたとき）はMSUからデータをGBSにムーブイン
する必要がある。このときは、CPUアドレスポートレジ
スタ２をMSブロックフェッチアドレシレジスタ６に接続
して、CPUアドレスポートレジスタ２に保持されている
アドレス値を、MSブロックフェッチアドレスレジスタ６
に転送し、アクセスカウンタの値を“0"にして、MSUへ
のアクセス（ムーブイン）を開始する。
このとき、MSUへ１回アクセスするたびにMSブロックフ
ェッチアドレスレジスタ６には“8"が加算され、一方、
アクセスカウンタ７には“1"が加算される。そして、MS
ブロックフェッチアドレスレジスタ６の値が“7"になる
までMSUへのアクセスが繰り返し行なわれる。
ェッチアドレスレジスタ６には“8"が加算され、一方、
アクセスカウンタ７には“1"が加算される。そして、MS
ブロックフェッチアドレスレジスタ６の値が“7"になる
までMSUへのアクセスが繰り返し行なわれる。
アクセスカウンタ７の値が“3"以下の場合（32バイト以
内）のときには、MSU優先順位選択回路４は、MSブロッ
クフェッチアドレスレジスタ６のMSUプライオリティを
優先的に取るように動作する。
内）のときには、MSU優先順位選択回路４は、MSブロッ
クフェッチアドレスレジスタ６のMSUプライオリティを
優先的に取るように動作する。
一方、アクセスカウンタの値が“4"以上の場合（32バイ
ト以上）のときには、CPUアドレスポートレジスタに対
する要求があれば、それを優先してMSUプライオリティ
を取るようにするため、MSブロックフェッチアドレスレ
ジスタ６の優先度を前記要求より低くするごとく制御す
る。
ト以上）のときには、CPUアドレスポートレジスタに対
する要求があれば、それを優先してMSUプライオリティ
を取るようにするため、MSブロックフェッチアドレスレ
ジスタ６の優先度を前記要求より低くするごとく制御す
る。
これによりMSブロックフェッチアドレスレジスタの残り
の処理は他のポートの要求がない空き時間に行なわれる
ようになる。
の処理は他のポートの要求がない空き時間に行なわれる
ようになる。
［発明の効果］ 以上説明したように本発明の方式によれば、CPUがメイ
ンストレージユニットにアクセスするとき、CPUのLBSの
ブロックサイズに相当するデータのみを先に受け取り、
直ちに処理を行なうことができると共に、後半のGBSに
格納するだけのデータは、他のアクセスの処理が終了し
てから、空き時間を利用して処理すればよいので、その
間に他のポートのアクセスを行なうことができるから、
メインストレージを効率よく使用することが可能であ
り、CPUから見たスループットが向上する利点がある。
ンストレージユニットにアクセスするとき、CPUのLBSの
ブロックサイズに相当するデータのみを先に受け取り、
直ちに処理を行なうことができると共に、後半のGBSに
格納するだけのデータは、他のアクセスの処理が終了し
てから、空き時間を利用して処理すればよいので、その
間に他のポートのアクセスを行なうことができるから、
メインストレージを効率よく使用することが可能であ
り、CPUから見たスループットが向上する利点がある。
第１図は本発明の１実施例のブロック図、第２図は主記
憶とCPU間のデータ転送について説明する図、第３図は
メモリコントロールユニットの構成を示すブロック図で
ある。 １……MCU、２……CPUアドレスポートレジスタ、３……
GBS優先順位選択回路、４……MSU優先順位選択回路、５
……GBS、６……MSブロックフェッチアドレシレジス
タ、７……アクセスカウンタ、８……CPUとのインタフ
ェース、９……メインストレージユニットとのインタフ
ェース
憶とCPU間のデータ転送について説明する図、第３図は
メモリコントロールユニットの構成を示すブロック図で
ある。 １……MCU、２……CPUアドレスポートレジスタ、３……
GBS優先順位選択回路、４……MSU優先順位選択回路、５
……GBS、６……MSブロックフェッチアドレシレジス
タ、７……アクセスカウンタ、８……CPUとのインタフ
ェース、９……メインストレージユニットとのインタフ
ェース
Claims (1)
- 【請求項１】主記憶とCPUとの間に、主記憶からのデー
タを一定のブロックサイズごとに保持するグローバルバ
ッファストレージと該グローバルバッファストレージよ
り転送を受けたデータを保持する該グローバルバッファ
ストレージよりブロックサイズの小なるローカルバッフ
ァストレージとを具備する電子計算機において、 主記憶にアクセスするためのムーブインアドレスレジス
タと、 アクセス中のデータ転送量を計数するアクセスカウンタ
と、 上記アクセスカウンタの値が予め定めた値になったとき
前記ムーブインアドレスレジスタの主記憶アクセス優先
度を低下せしめる手段とを設けたことを特徴とする中間
バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62194850A JPH0685154B2 (ja) | 1987-08-04 | 1987-08-04 | 中間バッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62194850A JPH0685154B2 (ja) | 1987-08-04 | 1987-08-04 | 中間バッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6437641A JPS6437641A (en) | 1989-02-08 |
| JPH0685154B2 true JPH0685154B2 (ja) | 1994-10-26 |
Family
ID=16331319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62194850A Expired - Fee Related JPH0685154B2 (ja) | 1987-08-04 | 1987-08-04 | 中間バッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685154B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2614358B2 (ja) * | 1990-10-19 | 1997-05-28 | 富士通株式会社 | ブロックリードアドレス生成システム |
-
1987
- 1987-08-04 JP JP62194850A patent/JPH0685154B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6437641A (en) | 1989-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |