JPS6219955A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS6219955A JPS6219955A JP15751485A JP15751485A JPS6219955A JP S6219955 A JPS6219955 A JP S6219955A JP 15751485 A JP15751485 A JP 15751485A JP 15751485 A JP15751485 A JP 15751485A JP S6219955 A JPS6219955 A JP S6219955A
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- JP
- Japan
- Prior art keywords
- memory access
- memory
- devices
- throughput
- interval
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリバス４により複数個の装置１，５からメモリアク
セスをされる情報処理装置において、メモリアクセス権
７を獲得する為のリクエスト信号６の“オフ状態°の間
隔を設定可能とする手段１３゜１６．１７を設けること
により、ある装置１．又は５からのメモリリクエスト信
号６の送出間隔を動的に変更できるようにしたものであ
る。
セスをされる情報処理装置において、メモリアクセス権
７を獲得する為のリクエスト信号６の“オフ状態°の間
隔を設定可能とする手段１３゜１６．１７を設けること
により、ある装置１．又は５からのメモリリクエスト信
号６の送出間隔を動的に変更できるようにしたものであ
る。
本発明はメモリバスにより、複数個の装置からメモリア
クセスされる情報処理装置におけるメモリアクセス制御
方式に関する。
クセスされる情報処理装置におけるメモリアクセス制御
方式に関する。
最近の情報処理装置においては、ハードウェア技術の進
歩に伴って、高速の入出力装置（Ｉｌｏ）が接続される
ようになり、例えば、データストリーミングモードのよ
うな入出力インタフェースが備えられるようになってき
た。
歩に伴って、高速の入出力装置（Ｉｌｏ）が接続される
ようになり、例えば、データストリーミングモードのよ
うな入出力インタフェースが備えられるようになってき
た。
このような、高速の入出力インタフェースをサポートす
る為に、当該情報処理装置に接続される入出力装置（Ｉ
ｌｏ）に対しては、充分なデータ転送速度が確保される
ように制御される結果、他の入出力インタフェースのス
ループットが低下する動向にある。
る為に、当該情報処理装置に接続される入出力装置（Ｉ
ｌｏ）に対しては、充分なデータ転送速度が確保される
ように制御される結果、他の入出力インタフェースのス
ループットが低下する動向にある。
こうした事情に鑑み、高速の入出力インタフェースを備
えている情報処理装置においても、該高速の入出力イン
タフェースだけでなく、メモリバスの全体としてのスル
ープットを向上させる為の、効果的なメモリアクセス制
御方式が要求されるようになってきた。
えている情報処理装置においても、該高速の入出力イン
タフェースだけでなく、メモリバスの全体としてのスル
ープットを向上させる為の、効果的なメモリアクセス制
御方式が要求されるようになってきた。
制御方式を示した図である。
先ず、装置１のメモリアクセス制御回路８からメモリア
クセス要求１４，６が送出されると、メモリ制御装置（
ＭＣＵ） ３において、競合制御がとられた後、メモリ
アクセス許可信号７が返送され、メモリアクセス許可信
号保持フリップフロップ（ＦＦ）１０がセットされるこ
とより、メモリバス４を通して主記憶装置（肝Ｍ） ２
と、当該装置１との間でデータ転送が行われる。
クセス要求１４，６が送出されると、メモリ制御装置（
ＭＣＵ） ３において、競合制御がとられた後、メモリ
アクセス許可信号７が返送され、メモリアクセス許可信
号保持フリップフロップ（ＦＦ）１０がセットされるこ
とより、メモリバス４を通して主記憶装置（肝Ｍ） ２
と、当該装置１との間でデータ転送が行われる。
この時、従来方式においては、ある装置１のメモリアク
セスのスループットを向上させる努力はされてきたが、
逆に他の装置５におけるスループットの低下を防止する
努力はされていないのが現状であった。
セスのスループットを向上させる努力はされてきたが、
逆に他の装置５におけるスループットの低下を防止する
努力はされていないのが現状であった。
即ち、メモリバス４に接続されている複数個の装置１．
５が同時に連続してメモリアクセスを行うとした時、あ
る装置１が必要以上にスループットが高いと、メモリ制
御装置（ＭＣ［Ｉ） ３での競合制御によって、例えば
優先順位の低い他の装置５のスループットが低下してし
まうことになる。
５が同時に連続してメモリアクセスを行うとした時、あ
る装置１が必要以上にスループットが高いと、メモリ制
御装置（ＭＣ［Ｉ） ３での競合制御によって、例えば
優先順位の低い他の装置５のスループットが低下してし
まうことになる。
従って、若し、該スループットの低下が、オーバランの
エラーを誘引するような装置、例えば、ディスク装置が
接続されているチャネル装置では、上記スループットの
低下が屡問題とされ、例えば、メモリアクセス権の優先
順位を変更する等して対処する必要があった。
エラーを誘引するような装置、例えば、ディスク装置が
接続されているチャネル装置では、上記スループットの
低下が屡問題とされ、例えば、メモリアクセス権の優先
順位を変更する等して対処する必要があった。
本発明は上記従来の欠点に鑑み、高速の入出力インタフ
ェースを備えた情報処理装置において、メモリバスの全
体的なスループットを向上させる方法を提供することを
目的とするものである。
ェースを備えた情報処理装置において、メモリバスの全
体的なスループットを向上させる方法を提供することを
目的とするものである。
第１図は本発明の一実施例を示した図である。
本発明においては、メモリバス４により複数個の装置１
．５からメモリアクセスをされる情報処理装置の特定装
置１において、メモリアクセス権７を獲得する為のリク
エスト信号６の゛オフ状態゛の間隔を設定可能とする手
段１３．１６．１７を設け、該手段に、特定値１７を設
定することにより、当該装置１のメモリアクセス権７を
獲得する為の、上記リクエスト信号６の送出間隔を動的
に変更できるように構成する。
．５からメモリアクセスをされる情報処理装置の特定装
置１において、メモリアクセス権７を獲得する為のリク
エスト信号６の゛オフ状態゛の間隔を設定可能とする手
段１３．１６．１７を設け、該手段に、特定値１７を設
定することにより、当該装置１のメモリアクセス権７を
獲得する為の、上記リクエスト信号６の送出間隔を動的
に変更できるように構成する。
即ち、本発明によれば、メモリバス４により複数個の装
置１，５からメモリアクセスをされる情報処理装置にお
いて、メモリアクセス権７を獲得する為のリクエスト信
号６の“オフ状態”の間隔を設定可能とする手段１３．
１６．１７を設けることにより、ある装置１．又は５か
らのメモリリクエスト信号６の送出間隔を動的に変更で
きるようにしたものであるので、他の装置５のメモリア
クセスのスループットの低下を防止し、更に、試験時等
において、メモリアクセスの競合状態を容易に実現する
ことができる効果がある。
置１，５からメモリアクセスをされる情報処理装置にお
いて、メモリアクセス権７を獲得する為のリクエスト信
号６の“オフ状態”の間隔を設定可能とする手段１３．
１６．１７を設けることにより、ある装置１．又は５か
らのメモリリクエスト信号６の送出間隔を動的に変更で
きるようにしたものであるので、他の装置５のメモリア
クセスのスループットの低下を防止し、更に、試験時等
において、メモリアクセスの競合状態を容易に実現する
ことができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例を示した図であり、第２図と
同じ符号は同じ対象物を示し、ダウンカウンタ１３．及
びその関連論理機構が本発明を実施するのに必要な機能
ブロックである。
同じ符号は同じ対象物を示し、ダウンカウンタ１３．及
びその関連論理機構が本発明を実施するのに必要な機能
ブロックである。
本発明を実施しても、各装置１，５のメモリアクセス制
御回路８からのメモリリクエスト信号６に対するメモリ
アクセス許可信号７をフリップフロップ（ＦＦ） １０
で受けることにより、メモリアクセス制御回路８の制御
の元に、メモリバス４を通して、主記憶装置（ＭＥＭ）
２と当該装置１．５との間でデータ転送を行う動作は
同じ手順で行われるので、その詳細は省略して、ここで
は、メモリ制御装置（ＭＣＵ） ３に対するリクエスト
信号６の送出間隔を動的に変更する動作を中心にして説
明する。
御回路８からのメモリリクエスト信号６に対するメモリ
アクセス許可信号７をフリップフロップ（ＦＦ） １０
で受けることにより、メモリアクセス制御回路８の制御
の元に、メモリバス４を通して、主記憶装置（ＭＥＭ）
２と当該装置１．５との間でデータ転送を行う動作は
同じ手順で行われるので、その詳細は省略して、ここで
は、メモリ制御装置（ＭＣＵ） ３に対するリクエスト
信号６の送出間隔を動的に変更する動作を中心にして説
明する。
本発明においては、ダウンカウンタ（ＣＮＴ） １３の
出力ＱＡ −ＱＤが総て°０”となる迄、アンド回路９
により、従来から存在するメモリアクセス要求１４を抑
止するように制御する。
出力ＱＡ −ＱＤが総て°０”となる迄、アンド回路９
により、従来から存在するメモリアクセス要求１４を抑
止するように制御する。
具体的には、前のメモリアクセスの許可信号がフリップ
フロップ（ＦＦ） １０にセントされると、該フリップ
フロップ（ＦＦ） １０の出力信号１６により、ダウン
カウンタ（ＣＮＴ） １３に、メモリアクセス間隔の設
定値１７の値がセントされ、ノア回路１１の出力１５が
“０゛となり、アンド回路９の出力を０゛とする。この
結果、次のメモリリクエスト１４が抑止される。
フロップ（ＦＦ） １０にセントされると、該フリップ
フロップ（ＦＦ） １０の出力信号１６により、ダウン
カウンタ（ＣＮＴ） １３に、メモリアクセス間隔の設
定値１７の値がセントされ、ノア回路１１の出力１５が
“０゛となり、アンド回路９の出力を０゛とする。この
結果、次のメモリリクエスト１４が抑止される。
又、同時に、上記ノア回路１１の出力１５が、否定回路
１２により、ダウンカウンタ（ＣＮＴ） １３のカウン
トイネーブル（ＥＮＢＬ）指示となり、ダウンカウンタ
（ＣＮＴ） １３はカウントダウンを始める。
１２により、ダウンカウンタ（ＣＮＴ） １３のカウン
トイネーブル（ＥＮＢＬ）指示となり、ダウンカウンタ
（ＣＮＴ） １３はカウントダウンを始める。
そして、該ダウンカウンタ（ＣＮＴ） １３の出力が、
全“０゛になった時、ノア回路１１の出力１５は“１′
になり、メモリアクセス要求の上記抑止を解除すると共
に、該ダウンカウンタ（ＣＮＴ） １３のカウント動作
も停止する。
全“０゛になった時、ノア回路１１の出力１５は“１′
になり、メモリアクセス要求の上記抑止を解除すると共
に、該ダウンカウンタ（ＣＮＴ） １３のカウント動作
も停止する。
このようにして、装置１からのメモリ制御装置（ＭＣＵ
） ３に対するメモリアクセス要求６の間隔を、設定値
１７で拡げることにより、他の装置５のメモリアクセス
６のスルーブツトの低下を回避することができる。
） ３に対するメモリアクセス要求６の間隔を、設定値
１７で拡げることにより、他の装置５のメモリアクセス
６のスルーブツトの低下を回避することができる。
上記機能は、装置１のメモリインタフェースの負荷試験
時にも使用できる。例えば、上記設定値１７を大きくす
ることにより、他の装置５を動かすことな（、該装Ｗ１
のメモリアクセスの、他の装置５との競合によるメモリ
アクセス許可信号７の応答遅れを発生させることができ
る。
時にも使用できる。例えば、上記設定値１７を大きくす
ることにより、他の装置５を動かすことな（、該装Ｗ１
のメモリアクセスの、他の装置５との競合によるメモリ
アクセス許可信号７の応答遅れを発生させることができ
る。
具体的には、当該装置１からのメモリアクセス要求１４
のメモリアクセス要求線６に対する送出の遅れとして生
起させ、その時の当該装置１でのエラーの発生状況を見
ることにより、上記負荷試験を行うことができる。
のメモリアクセス要求線６に対する送出の遅れとして生
起させ、その時の当該装置１でのエラーの発生状況を見
ることにより、上記負荷試験を行うことができる。
尚、上記実施例においては、説明を簡単にする為、カウ
ンタ（ＣＮＴ） １３をダウンカウンタとしたが、該カ
ウンタ（ＣＮＴ） １３に、設定値１７の補数を設定す
ることにより、該カウンタ（ＣＮＴ） １３をアンプ
カウンタとして動作させることができる。
ンタ（ＣＮＴ） １３をダウンカウンタとしたが、該カ
ウンタ（ＣＮＴ） １３に、設定値１７の補数を設定す
ることにより、該カウンタ（ＣＮＴ） １３をアンプ
カウンタとして動作させることができる。
又、キャリ出力のあるカウンタを使用することにより、
ノア回路１１を使用することなく、該キャリ信号を、上
記信号１５として使用でき、本発明をより簡単に実現す
ることができる。
ノア回路１１を使用することなく、該キャリ信号を、上
記信号１５として使用でき、本発明をより簡単に実現す
ることができる。
更に、上記設定値１７は、例えば、サービスプロセッサ
（ｓｖｐ）から、図示していない設定用のレジスタに設
定しても良いし、所謂Ｄ■Ｐスイッチで設定しても良い
ことは云う迄もないことである。
（ｓｖｐ）から、図示していない設定用のレジスタに設
定しても良いし、所謂Ｄ■Ｐスイッチで設定しても良い
ことは云う迄もないことである。
このように、本発明においては、メモリバスに接続され
ている複数個の各装置に、カウンタを設け、該カウンタ
に特定値を設定して、当該装置からのメモリアクセス要
求を、該カウンタに設定された値によって決まる間隔で
送出するようにして、特定の装置のみにメモリアクセス
が集中するのを防止するようにした所に特徴がある。
ている複数個の各装置に、カウンタを設け、該カウンタ
に特定値を設定して、当該装置からのメモリアクセス要
求を、該カウンタに設定された値によって決まる間隔で
送出するようにして、特定の装置のみにメモリアクセス
が集中するのを防止するようにした所に特徴がある。
以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、メモリバス４により複数個の装置１，５か
らメモリアクセスをされる情報処理装置において、メモ
リアクセス権７を獲得する為のリクエスト信号６の°オ
フ状態゛の間隔を設定可能とする手段１３．１６．１７
を設けることにより、ある装置１．又は５からのメモリ
リクエスト信号の送出間隔を動的に変更できるようにし
たものであるので、他の装置５のメモリアクセスのスル
ーブツトの低下を防止し、更に、試験時等において、メ
モリアクセスの競合状態を容易に実現することができる
効果がある。
制御方式は、メモリバス４により複数個の装置１，５か
らメモリアクセスをされる情報処理装置において、メモ
リアクセス権７を獲得する為のリクエスト信号６の°オ
フ状態゛の間隔を設定可能とする手段１３．１６．１７
を設けることにより、ある装置１．又は５からのメモリ
リクエスト信号の送出間隔を動的に変更できるようにし
たものであるので、他の装置５のメモリアクセスのスル
ーブツトの低下を防止し、更に、試験時等において、メ
モリアクセスの競合状態を容易に実現することができる
効果がある。
第１図は本発明の一実施例を示した図。
第２図は従来のメモリアクセス制御方式を説明した図。
である。
図面において、
１，５は装置、 ２は主記憶装置（ＭＥＭ）
。 ３はメモリ制御装置（ＭＣ［Ｉ）。 ４はメモリバス。 ６はメモリアクセス要求線、及び信号。 ７はメモリアクセス許可線、及び信号。 ８は装置１のメモリアクセス制御回路。 １０はメモリアクセス許可信号を保持するフリップフロ
ップ（ＦＦ）。 １１はノア回路、１３はダウンカウンタ（ＣＮＴ） 。 １７はメモリアクセス間隔設定値。 をそれぞれ示す。 乎 １ の
。 ３はメモリ制御装置（ＭＣ［Ｉ）。 ４はメモリバス。 ６はメモリアクセス要求線、及び信号。 ７はメモリアクセス許可線、及び信号。 ８は装置１のメモリアクセス制御回路。 １０はメモリアクセス許可信号を保持するフリップフロ
ップ（ＦＦ）。 １１はノア回路、１３はダウンカウンタ（ＣＮＴ） 。 １７はメモリアクセス間隔設定値。 をそれぞれ示す。 乎 １ の
Claims (1)
- 【特許請求の範囲】 メモリバス（４）により複数個の装置（１、５）からメ
モリアクセスをされる情報処理装置において、メモリア
クセス権（７）を獲得する為のリクエスト信号（６）の
‘オフ状態’の間隔を設定可能とする手段（１３、１６
、１７）を設け、 該手段（１３、１６、１７）に、特定値（１７）を設定
することにより、当該装置（１、５）のメモリアクセス
権（７）を獲得する為の、上記リクエスト信号（６）の
送出間隔を動的に変更するように制御することを特徴と
するメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751485A JPS6219955A (ja) | 1985-07-17 | 1985-07-17 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751485A JPS6219955A (ja) | 1985-07-17 | 1985-07-17 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219955A true JPS6219955A (ja) | 1987-01-28 |
Family
ID=15651338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15751485A Pending JPS6219955A (ja) | 1985-07-17 | 1985-07-17 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153427A (ja) * | 1988-12-05 | 1990-06-13 | Fujitsu Ltd | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927334A (ja) * | 1982-08-06 | 1984-02-13 | Hitachi Ltd | ダイレクトメモリアクセスメモリ装置 |
-
1985
- 1985-07-17 JP JP15751485A patent/JPS6219955A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927334A (ja) * | 1982-08-06 | 1984-02-13 | Hitachi Ltd | ダイレクトメモリアクセスメモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153427A (ja) * | 1988-12-05 | 1990-06-13 | Fujitsu Ltd | 情報処理装置 |
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